Tesi di Laurea in Ingegneria Elettronica (LS o VO)
Sviluppo di modelli tridimensionali
per nanoMOSFET di prossima generazione.
Introduzione
Secondo le previsioni dell' International Technology Roadmap for Semiconductor
2003, l’organismo che di concerto con le maggiori universita’ ed i piu’ grandi
produttori di tecnologia su silicio cerca di prevedere il trend tecnologico dei prossimi
anni, il processo CMOS convenzionale uscira' di produzione nel 2019, quando la
lunghezza di canale dei dispositivi prodotti sara' pari a 10 nm. Per rispettare tale
previsione sara` necessario apportare modifiche sostanziali alla tecnologia CMOS
convenzionale ed, al contempo, affiancare a questa la cosiddetta tecnologia CMOS
non convenziale, che, da un lato permettera' di giungere alla fine della Roadmap e
dall'altro creera' i presupposti per lo sviluppo di dispositivi con lunghezza di canale
inferiore ai 10 nm.
In questo contesto, i dispositivi Silicon Nanowire Transistor (SNWT), di cui nella figura
a lato e’ proposto uno schema di principio, assumono il ruolo di candidati piu’
promettenti per i transistori di prossima generazione.
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Scopo della tesi
G. Iannaccone
Questa tesi si propone lo scopo di creare modelli e codici atti alla descrizione del
comportamento dei dispositivi SNWT. In particolare il forte confinamento nel piano
perpendicolare alla direzione di conduzione della corrente, crea delle bande
monodimensionali (figura a lato) lungo le quali avviene il trasporto degli elettroni.
Al laureando verra’ richiesto di modularizzare un programma gia’ disponibile ed
implementato in linguaggio C/FORTRAN, e di provvedere all’implementazione
(sempre in linguaggio C/FORTRAN) di un modello che descriva il trasporto in tali
dispositivi.
 Durata 6-7 mesi al netto di altri impegni.
 CONTATTO x Info: Gianluca Fiori [email protected], Giuseppe Iannaccone
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Universita’ of Pisa