Architettura dei sistemi Mainframe
Francesco Bertagnolli – IBM Italia
Gaetano Maretto – IBM Italia
IBM Systems
© 2010 IBM Corporation
IBM System z
Agenda
• 
Blue Gene vs Mainframe
• 
Un Mainframe: La generazione z10
• 
Architettura del processore mainframe
• 
Struttura di un Server e di un Cluster
• 
Misurare la potenza del Mainframe
IBM Systems
IBM System z
Blue Gene vs
Mainframe
IBM Systems
System Name
JUGENE
Site
Forschungszentrum Juelich (FZJ)
System Family
IBM BlueGene
System Model
BlueGene/P
Computer
Blue Gene/P Solution
Vendor
IBM
Application area
Research
Installation
Year 2009
Operating System
CNK/SLES 9
Interconnect
Proprietary
Processor type
(3.4 GFlops)
4 core
  32 Chip
PowerPC 450 850 MHz
Processor
73728 (294912 core)
Main memory
2 Gbytes /node (aggregate 144 TB)
  32 nodecards
  72 Racks
72 Racks with 32 nodecards x 32 chip x 4 core (total 73728 chip) 294912 core
IBM Systems
*
*
*Rmax and Rpeak values are in TFlops
IBM Systems
IBM System z
Un’applicazione
Front End
Access
Point
Security
Local Network
Access
Point
Network
€
Dati
Remote Network
Sistemi Centrali
External Network
Internal Network
IBM Systems
IBM System z
Il Sistema Centrale - Ruolo
Volume PRINTERS
Attached Users
Networ
k
Administrators
Local & Remote
Networks
ONLINE Data
On Magnetic DISKS
OFFLINE Data
On TAPES or DVDs
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IBM System z
Definizione di Sistema Centrale
  Un Sistema Centrale è un Calcolatore usato per gestire grandi flussi
transazionali e/o massiccie elaborazioni batch con un grado elevato di
sicurezza e di disponibilità.
  Inoltre si richiede al sistema centrale di poter garantire un livello di
servizio concordato con gli utenti.
  Per poter svolgere compiti di questa mole deve essere in grado di
accedere a grandi volumi di dati per conto di un gran numero di utenti
contemporaneamente collegati.
IBM Systems
IBM System z
Esistono Diversi tipi di Sistemi Centrali
•  A partire dal 1990 industrie diverse (IBM, SUN, HP)
hanno prodotto sistemi di grandi dimensioni ai quali gli
utenti hanno dato il ruolo di Sistema Centrale
•  Tali prodotti si differenziano per caratteristiche tecniche
ed architettura costruttiva oltre che per la dimensione di
potenza di calcolo.
•  Anche se i Sistemi Centrali non hanno tutti
necessariamente le stesse caratteristiche tecnicofunzionali essi sono accomunati dall’uso che di essi
viene fatto.
IBM Systems
IBM System z
Modelli di Infrastruttura
Modello Host Centrico
Modello Client-Server
Mainframe (Host)
Dati
Mainframe (Host)
Dati
Dati
Dati
Server
Dati
Browser
Terminali
Client
Browser
Client
Browser
Browser
Client
Client
IBM Systems
IBM System z
Tipici lavori svolti dal Mainframe
IBM Systems
IBM System z
Elaborazione di tipo Batch
IBM Systems
IBM System z
Elaborazione di tipo On Line
ATMs
Account
activities
1
4
TCP/IP
network
Requests
Branch
offices
Branch office
automation
systems
Mainframe
2
Accesses
database
3
Office
automation
systems
5
Central office
Business analysts
queries
and
updates
6
Inventory control
Disk
storage
controller
Stores
database
files
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IBM System z
Tipici ruoli professionali nel mondo Mainframe
IBM Systems
IBM System z
Un mainframe:
la generazione z10 EC
IBM Systems
IBM System z
IBM System z: System Design Comparison
System I/O Bandwidth
Balanced System
CPU, nWay, Memory,
I/O Bandwidth*
288 GB/sec*
172.8 GB/sec*
96 GB/sec
Memory
1.5 TB**
ITR for
1-way
24 GB/sec
512 GB
256 GB
64 GB
300
450
~920
~600
16-way
32-way
z10 EC
z9 EC
54-way
*Servers exploit a subset of its designed I/O capability
** Up to 1 TB per LPAR
64-way
Processors
zSeries 990
zSeries 900
IBM Systems
IBM System z
77 engines
64-way
Mainframe HW evolution
z10 EC
 Each new range continues to deliver:
function
► Unprecedented capacity to meet
consolidation needs
► Improved efficiency to further reduce energy
consumption
► Delivering flexible and simplified on demand
capacity
► A mainframe that goes beyond the traditional
paradigm
Maximum ITR
► New
64 engines
54-way
z9 EC
48 engines
32-way
z990
z900
20 engines
16-way
z900
z/OS 1.6
z990
z/OS 1.6
z9 EC
z/OS 1.6
z10 EC
z/OS 1.8
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IBM System z
z10 EC – Under the covers (Model E56 or E64)
Internal
Batteries
(optional)
Power
Supplies
Processor Books,
Memory, MBA and
HCA cards
Ethernet cables for
internal System LAN
connecting Flexible
Service Processor
2 x Support
Elements
(FSP) cage controller
cards
InfiniBand I/O
Interconnects
3x I/O
cages
Fiber Quick Connect
(FQC) Feature
(optional)
2 x Cooling
Units
FICON &
ESCON
FQC
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IBM System z10 EC Processor and
Memory Structure
IBM Systems
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z10 EC Multi-Chip Module (MCM)
  96mm x 96mm MCM
►  103 Glass Ceramic layers
►  7 chip sites
►  17 and 20 way MCMs
PU 2
PU 1
SC 1
S2
S3
PU 4
PU 0
SC 0
PU 3
S0
S1
 CMOS 11s chip Technology
►  PU, SC, S chips, 65 nm
►  5 PU chips/MCM – Each up to 4 cores
●  One memory control (MC) per PU chip
●  21.97 mm x 21.17 mm
●  994 million transistors/PU chip
●  L1 cache/PU core (Store-Through to L1.5)
–  64 KB I-cache
–  128 KB D-cache
●  L1.5 cache/PU core (Store-Through to L2)
–  3 MB
●  4.4 GHz
●  0.23 ns Cycle Time
●  6 km of wire
►  2 Storage Control (SC) chip
●  21.11 mm x 21.71 mm
●  1.6 billion transistors/chip
●  L2 Cache 24 MB per SC chip (48 MB/Book)
●  L2 Store-In vs L3 (RAM)
●  L2 access to/from other MCMs
●  3 km of wire
►  4 SEEPROM (S) chips
●  2 x active and 2 x redundant
●  Product data for MCM, chips and other engineering
information
►  Clock Functions – distributed across PU and SC chips
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z10 EC – Enterprise Quad Core z10 PU Chip
Core
L1 + L1.5
&
HDFU
MC
COP
L2 Intf
Core
L1 + L1.5
&
HDFU
Core
L1 + L1.5
&
HDFU
L2 Intf
COP
GX
Core
L1 + L1.5
&
HDFU
  Up to Four cores per PU
►  4..4 GHz
►  L1 cache/PU core
● 64 KB I-cache
● 128 KB D-cache
►  3 MB L1.5 cache/PU core
►  Each core with its own Hardware Decimal Floating
Point Unit (HDFU)
  Two Co-processors (COP)
►  Accelerator engines
•  Data compression
•  Cryptographic functions
►  Includes 16 KB cache
►  Shared by two cores
  L2 Cache interface
►  Shared by all four cores
  I/O Bus Controller (GX)
►  Interface to Host Channel Adapter (HCA)
  Memory Controller (MC)
►  Interface to controller on memory DIMMs
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z10 EC Additional Details for PU Core
  Each core is a superscalar processor with these
characteristics:
► The
► Up
basic cycle time is approximately 230 picoseconds
Enterprise Quad Core
z10 processor chip
to two instructions may be decoded per cycle
► Maximum
is two operations/cycle for execution as well
as for decoding
► Memory
accesses might not be in the same instruction
PU 2
order
instructions flow through a pipeline with different
numbers of steps for various types of instructions.
Several instructions may be in progress at any instant,
subject to the maximum number of decodes and
completions per cycle
PU 1
PU 0
► Most
► Each
PU core has an L1 cache divided into a 64 KB
cache for instructions and a 128 KB cache for data
► Each
PU core also has a L1.5 cache. This cache is 3MB
in size. Each L1 cache has a Translation Look-aside
Buffer (TLB) of 512 entries associated with it
SC 1
S2
S3
PU 4
SC 0
PU 3
S0
S1
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z10 EC Compression and Cryptography
Accelerator
 Data compression engine
►  Static
dictionary compression and expansion
►  Dictionary size up to 64 KB (8K entries)
●  Local 16 KB caches for dictionary data
 CP Assist for Cryptographic Function (CPACF)
(DEA, TDEA2, TDEA3)
►  SHA-1 (160 bit)
2nd Level
Cache
►  DES
►  SHA-2
(224, 256, 384, 512 bit)
►  AES (128, 192, 256 bit)
►  PRNG
 Accelerator unit shared by 2 cores
Core 1
Core 0
IB OB TLB
Cmpr
Exp
TLB
16K
16K
OB
IB
Cmpr
Exp
►  Independent
compression engines
►  Shared cryptography engines
Crypto
Cipher
Crypto
Hash
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z10 EC SC Hub Chip
  Connects multiple z10 PU chips
►  48
GB/Sec bandwidth per processor
  Shared Level 2 cache
►  24
MB SRAM Cache
►  Extended
directory
●  Partial-inclusive discipline
►  Hub chips can be paired
●  48 MB shared cache
  Low-latency SMP coherence fabric
►  Robust
SMP scaling
►  Strongly-ordered
architecture
  Multiple hub chips/pairs allow further SMP
scaling
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IBM System z
z10 EC Processor/Memory/HCA and Book
SC CHIP
PU CHIP
Core
L1 + L1.5
&
HDFU
MC
L2 Int
Core
L1 + L1.5
&
HDFU
COP
Core
L1 + L1.5
&
HDFU
L2 Int
COP
Front View
HCA2-O
HCA2-O
GX
Core
L1 + L1.5
&
HDFU
PU
SC
PU
PU
PU
SC
PU
FSP
FSP
HCA2-C
HCA2-C
HCA2-C
HCA2-C
MBA
MBA
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IBM System z
z10 EC Book Layout
Memory
Fanout
Cards
Rear
Front
Memory
DCA Power Supplies
Cooling
from/to MRU
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z10 EC Book Layout – Under the covers
Fanouts
MCM
HCA2-O (InfiniBand)
Memory
FSP cards
DCA Power
Supplies
HCA2-C (I/O cages)
MBA (ICB-4)
MRU
Connections
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IBM System z
20 PU MCM Structure
Memory
Memory
2 GX
Memory
2 GX
Memory
2 GX
4 PU cores
4x3MB L1.5
COP
4 PU cores
4x3MB L1.5
COP
4 PU cores
4x3MB L1.5
COP
4 PU cores
4x3MB L1.5
COP
4 PU cores
4x3MB L1.5
COP
MC, GX
MC, GX
MC, GX
MC, GX
MC, GX
24MB L2
SC
Off- Book
Interconnect
2 GX
24MB L2
SC
Off- Book
Interconnect
Off- Book
Interconnect
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IBM System z
z10 EC – Inter Book Communications – Model E64
  The z10 EC Books are fully
interconnected in a point to
point topology as shown in the
diagram
  Data transfers are direct
between Books via the Level 2
Cache chip in each MCM.
  Level 2 Cache is shared by all
PU chips on the MCM
77-way CEC
17-way
20-way
First Book
Second Book
20-way
20-way
Third Book
Fourth Book
IBM Systems
IBM System z
Architettura del processore mainframe
IBM Systems
IBM System z
Caratteristiche di base della CPU – Terminologia
1. 
Tecnologia di Base:
• 
• 
2. 
Codifica dei dati e delle istruzioni
• 
• 
• 
3. 
CISC (Complex Instruction Set Computer)
RISC (Reduced Instruction Set Computer)
Indirizzamento della memoria:
• 
• 
• 
5. 
ASCII
EBCDIC
UNICODE
Instruction Set
• 
• 
4. 
TTL
CMOS
24 Bit
31 Bit
64 Bit
Velocità di esecuzione (potenza)
• 
• 
• 
• 
Ciclo Base (Nanosecondi, picosecondi)
•  Tempo necessario al processore per passare da uno stato definito al successivo
Frequenza di Clock (numero di cicli al secondo - Mhz, Ghz)
Numero di Istruzioni generiche al secondo (MIPS= Millions of Instructions per Second)
Numero di Istruzioni in virgola Mobile (Mflops)
IBM Systems
IBM System z
Definizione Architetturale del Mainframe – la z/Architecture
 
 
Le caratteristiche funzionali dei Sistemi Centrali
IBM (detti Sistemi z) sono pubbliche. Esse sono
state pubblicate la prima volta nel 1964.
Sono contenute in due famiglie di volumi:
  La descrizione dell’organizzazione
dell’unita’ centrale in un volume intitolato
‘Principles of Operation’
  La descrizione delle connessioni fra unita’
centrale e dispositivi periferici in un
volume intitolato ‘Interface Definition’
 
Tali caratteristiche vengono indicate col nome di
z/Architecture.
 
Elementi essenziali di essa sono:
• 
L’organizzazione dei Sistemi
• 
La gestione della Memoria
• 
Le caratteristiche del Sottosistema I/O.
• 
Il Set di Istruzioni
• 
Funzioni HW rivolte a particolari applicazioni
 
La z/Architecture è compatibile con ed estende le
precedenti Architetture denominate:
• 
S/360 (1964)
• 
S/370 (1970)
• 
S/370 XA (1983)
• 
ESA/370 (1988)
• 
ESA/390 (1990)
Fonte: Z/Architecture Principles of Operation
SA22-7832-04 IBM Corporation September 2005
IBM Systems
IBM System z
IBM z/Architecture Instruction Set
z/Architecture
  Continues line of upward-compatible
mainframe processors
►  Application compatibility since 1964
►  Supports all z/Architecture-compliant OSes
64-bit
addressing
ESA/390
370/ESA
Binary Floating Point
370/XA
Sysplex
S/370™
31-bit addressing
S/360
Virtual addressing
24-bit addressing
1964
1970s
1980s
1990s
2000s
IBM Systems
IBM System z
I Sistemi Operativi del Mainframe
1967
1972
CP/67
VM/370
1964
1974
OS/360
MVS/370
1983
VM/XA
1982
MVS/XA
1990
VM/ESA
1988
MVS/ESA
2000
2002
2004
Linux/390
31 bit
z/VM
1996
OS/390
2001
z/OS
z/Linux
64 bit
2009
IBM Systems
IBM System z
Elementi della z/Architecture
•  L’organizzazione generale dei Calcolatori (secondo lo schema
precedente).
•  Il Set di Istruzioni
•  Le modalità di INPUT/OUTPUT e le relative istruzioni.
•  L’Organizzazione della Memoria Reale e Virtuale e dei Registri
•  Le Assist a funzioni applicative; ad esempio:
•  Crittografia
•  Compressioni dei dati
•  Gli strumenti per la gestione (avvio/chiusura) del sistema
(Operator facilities)
•  Le modalità di Controllo del Complesso Elaborativo (CEC)
•  Le modalità di esecuzione dei programmi
•  Le modalità di ‘interrupt’ (Interruption Handling - IH)
•  Le modalità di Gestione degli Errori (Machine-Check Handling).
IBM Systems
IBM System z
La caratteristica fondamentale della z/Architecture
Compatibilità Binaria all’interno delle famiglie di elaboratori che la compongono.
Ovvero qualunque programma applicativo utente scritto secondo le regole della z/
Architecture può essere eseguito su qualunque calcolatore con essa compatibile
senza la necessità di alcuna modifica, né al codice sorgente, né al programma
direttamente eseguibile.
Tale caratteristica obbliga tutti i Calcolatori compatibili ad essere in grado di
eseguire con lo stesso risultato tutte le istruzioni definite dall’Architettura,
indipendentemente dalla implementazione Tecnologica del Processore.
Molti utenti dei Sistemi Centrali IBM eseguono con successo
oggi, programmi che sono stati compilati nel 1964, senza
averli mai modificati o rielaborati .
IBM Systems
IBM System z
Elementi della z/Architecture –Virtual Memory
Memoria Virtuale
I Sistemi mainframe usano
la tecnica denominata
Memoria Virtuale
Indice delle Pagine
Memoria Centrale
Memoria
ausiliaria:
Immagine della
Memoria Virtuale
sui dischi
Page-in
Page-out
L’operazione di spostamento di dati e programmi dalla ‘Memoria
ausiliaria’ a quella centrale per essere elaborati viene detta ‘page in’ .
Lo Spostamento di dati e programmi non usati dalla memoria
centrale ad altri dispositivi viene detta ‘page out’
IBM Systems
IBM System z
Elementi della z/Architecture – La Dynamic Address Translation (DAT)
Il processo detto Dynamic Address Translation (DAT) ha lo scopo di convertire un indirizzo
virtuale in un indirizzo reale. ha la capacità di interrompere l’esecuzione di programmi per
spostare i contenuti relativi dalla memoria centrale su una memoria ausiliaria (dischi) ed in
un secondo momento restituire dati e programma alla memoria centrale ponendoli in una
differente locazione.
Tale operazione viene definita ‘Paginazione ‘ e rappresenta il passaggio dalla Memoria
Virtuale a quella reale.
Le operazioni del DAT sono assolutamente trasparenti al programma.
Memoria Virtuale
Memoria Ausiliaria
Memoria Centrale
1
1
1
3
2
4
2
3
2
1
3
1
Programma 1
Programma2
Programma3
1
1
1
2
2
2
3
3
3
4
IBM Systems
IBM System z
Elementi della z/Architecture – La traduzione degli indirizzi virutali
•  La traduzione viene effettuata in
maniera assistita dall’hardware
utilizzando tabelle gestite dal
sistema operativo
•  Sono possibili 5 livelli di tabelle
(3 Region Tables, Segment Table,
Page Table)
•  Per ottimizzare le performance si
possono evitare livelli di
traduzione per address-space di
opportuna dimensione
• All’interno del processore i TLB
(Translation Lookaside Buffers)
sono cache delle traduzioni
effettuate.
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Elementi della z/Architecture – Tipi di indirizzo
Al fine della traduzione si definiscono due indirizzi:
• 
Indirizzo Virtuale : Indica una posizione nella memoria
Virtuale. Per essere ricondotto ad una posizione reale
necessita di una traduzione dell’indirizzo.
• 
Indirizzo Reale : è un indirizzo di memoria Centrale che
viene fatto corrispondere ad un indirizzo virtuale
mediante Traduzione dinamica dell’indirizzo
Memoria Reale
Memoria Virtuale
Sui Sistemi della z/Architecture l’indirizzamento
puo’ avvenire con tre modalità(TRIMODAL
ADDRESSING):
1.  A 24 Bit. Puo’ indirizzare 16 Megabytes (224)di
Memoria Reale o Virtuale. Viene mantenuto per
compatibilita’ con le precedenti architetture.
2.  A 31 Bit. Puo’ indirizzare 2Gigabytes (231)di
Memoria Reale o Virtuale . Viene mantenuto per
compatibilta’ con le precedenti architetture.
3.  A 64 Bit . Metodo Standard puo’ indirizzare 16
ExaBytes (264) .
Fonte: Z/Architecture Principles of Operation
SA22-7832-04 IBM Corporation September 2005
IBM Systems
IBM System z
Elementi della z/Architecture – La Program Status Word (PSW)
La Program Status Word (PSW) è una struttura binaria che contiene in ogni
istante l’indirizzo della l’istruzione da eseguire nel passo successivo ed altre
informazioni di controllo sullo stato della CPU. La PSW attiva in ogni istante
si chiama ‘Current PSW’. Ogni processore ha la sua current PSW.
Le CPU della z/Architecture hanno la possibilità di interrompere il ciclo di
istruzioni in esecuzione (programma) e passare subito ad un altro quando
ricevono un particolare segnale detto interruption.
Questo switch (PSW switching) avviene in questo modo:
1. 
La Current PSW viene scritta in una locazione di memoria ben definita
dall’architettura (Old PSW) e
2. 
Da un’altra locazione di memoria ben definita dall’architettura (New PSW)
viene caricata una nuova PSW che indirizza l’esecuzione alla routine SW che
gestisce il tipo di Interrupt.
Esistono sei Tipi possibili di Interrupt:
1. 
External
2. 
I/O
3. 
Machine check
4. 
Program
5. 
Restart
6. 
Supervisor Call
Fonte: Z/Architecture Principles of Operation
SA22-7832-04 IBM Corporation September 2005
IBM Systems
IBM System z
Principali Registri della z/Architecture
I Registri sono particolari strutture della CPU designate a
contenere informazioni di controllo e servizio ovvero i
dati da elaborare
I Registri si dividono in:
1. 
2. 
3. 
4. 
5. 
General Registers : (16 a 64 bit) – Sono i registri di
base per il funzionamento della CPU e per
l’esecuzione delle operazioni elementari
(Accumulatori, Program Counter,etc...)
Floating Point Registers: (16 a 32 o 64 bit)- Sono usati
per le operazioni in virgola mobile a singola o doppia
precisione.
Floating point Control register : un registro a 32 bit
che contiene informazioni di controllo per la gestione
delle operazioni in virgola mobile.
Control Registers:(16 a 64 bit) Sono usati dalla CPU
solo per funzioni di controllo e registrazione
Access Registers: (16 a 32 bit) Servono a controllare
l’accesso ai dataspace (address space che
contengono solo dati)
Fonte: Z/Architecture Principles of Operation
SA22-7832-04 IBM Corporation September 2005
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Elementi della z/Architecture – il Set di Istruzioni CISC (Instruction set)
• 
• 
• 
Le operazioni della CPU sono controllate da una serie di istruzioni, in memoria che, eseguite in maniera
sequenziale , ed una per volta, rappresentano un programma.
L’indirizzo della prossima istruzione da eseguire è sempre indicata nella Current PSW.
Questo indirizzo puo’ essere:
1.  Quello dell’istruzione adiacente (cioè con indirizzo crescente) in memoria virtuale.
2.  Il target di un salto di programma (Branch)
3.  L’indirizzo contenuto in una New PSW che diventa Current a seguito di un Interrupt
4.  L’indirizzo contenuto in un campo di memoria che diventa Current PSW a fronte di una istruzione
Load PSW.
Ogni istruzione e’ costituita da due parti:
• 
Operation Code , che specifica quale operazione deve essere eseguita
• 
Operando(s) Indirizzo del dato(i) che si deve elaborare
Le istruzioni possono avere quindi lunghezza e formati variabili (i formati previsti dall’architettura
sono 21)
L’Instruction set attuale comprende piu’ di 800 Istruzioni.
Fonte: Z/Architecture Principles of Operation
SA22-7832-04 IBM Corporation September 2005
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Alcune Istruzioni della z/Architecture
• 
• 
• 
General Instructions:
• 
• 
• 
• 
• 
• 
• 
• 
• 
• 
• 
• 
ADD
SUBTRACT
BRANCH
COMPARE
DIVIDE
LOAD
MOVE
MOVE STRING
STORE CHARACTER
STORE CLOCK
TRANSLATE
SUPERVISOR CALL
• 
• 
Decimal Instructions:
• 
• 
• 
• 
• 
EDIT
ADD DECIMAL
DIVIDE DECIMAL
MULTIPLY DECIMAL
.....
Floating point Instructions:
• 
• 
• 
• 
CONVERTE BFP to HFP
STORE
LOAD ZERO
.........
• 
Control Instructions:
• 
• 
• 
• 
• 
• 
• 
• 
• 
• 
COMPARE AND SWAP
DIAGNOSE
MOVE PAGE
LOAD PSW
SET CLOCK
SIGNAL PROCESSOR
PAGE IN
PAGE OUT
STORE CPU ID
......
Hexadecimal FP Istructions:
• 
• 
• 
• 
• 
• 
ADD NORMALIZED
CONVERT TO FIXED
MULTIPLY
SQUARE ROOT
LOAD AND TEST
.....
Binary FP Instructions
• 
• 
• 
• 
• 
ADD
COMPARE
LOAD FPC
MULTIPLY AND ADD
......
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Il Channel Subsystem
•  Introdotto con l’architettura
S370/XA (1983 )
•  Concetti definiti
dall’architettura
• 
• 
• 
• 
• 
Channel
Channel Path
Control Unit
Subchannel
Device
•  Uno dei punti di forza
dell’architettura mainframe
•  Permette ottenere grandi
prestazioni nell’accesso ai dati
•  Garantisce alti livelli di
scalabilità e RAS
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Componenti del Channel Subsystem (CSS)
• 
SAP (System Assist Processor):
• 
• 
• 
• 
• 
• 
• 
uno dei tipi di processori dei Sistemi z.
connette il CSS ai dispositivi di I/O che sono attaccati ai canali
usa la configurazione di caricata nell’Hardware System Area (HSA), e conosce quale dispositivo è
connesso a ogni canale, e qual è il suo protocollo
gestisce la coda di operazioni di I/O passate al CSS dal sistema operativo
Canali:
• 
• 
piccoli processori che comunicano con le unità di controllo dell’I/(Control Unit o CU)
gestiscono il trasferimento dei dati dalla memoria centrale al dispositivo esterno.
Channel path:
• 
• 
Il CSS comunica con i dispositivi di I/O attraverso percorsi di canale (Channel paths)
Se un canale è condiviso fra molte partizioni logiche, ogni partizione logica stabilisce un unico
percosso di canale verso ciascun dispositivo che usa questo canale
Sottocanali
• 
• 
Un sottocanale (Subchannel) fornisce l’aspetto logico di un dispositivo nei riguardi di un
programma e contiene le informazioni richieste per eseguire una singola operazione di I/O
Un sottocanale viene fornito per ogni dispositivo di I/O indirizzabile dal CSS.
IBM Systems
IBM System z
Gestione I/O con il Channel Subsystem
CPU
Sistema a CHPID
USER PGM
Start Subchannel
Channel PGM
SAP
Disconnect
Sub Channel
FREE
FREE
USER PGM
CU
CU-Firmware
Disconnect Path
Device
Sub Channel
Interrup
t
Dynamic Path
Reconnect
L’Operazione di I/O viene gestita da
diverse CPU indipendenti
IBM Systems
IBM System z
Struttura di un Server e di un Cluster di server
IBM Systems
IBM System z
Mainframe and Virtualization
WebSphere®
Core
ERP
CICS®
DB2®
IMS™
DB2
™
JavaJava
Appl.
ApplBusine
™
ssJava
Business
Appl
CICS Object
Objects
IMS
s
JVM JVM
z/OS® z/OS
Native Linux
Native Linux
Linux®
Linux for
System z
C++
Java
Test
z/OS
z/VM®
Linux
for
System z
DB2
DB2
Linux
for
System z
Linux
Linux for
System z
z/VM
C++
Java
DB2
DB2
Linux
Linux
for
for
System z System z
HiperSockets™ – virtual networking and switching
Processor Resource/Systems Manager™ (PR/SM™)
CP 1
CP 2
CP n
IFL 1
IFL n
Memory
 Up to 60 logical partitions on PR/SM; 100’s to 1000’s of virtual servers on z/VM
 Virtual networking for memory-speed communication, as well as virtual layer 2
and layer 3 networks supported by z/VM
 Intelligent and autonomic management of diverse workloads and system
resources
based on business policies and workload performance objectives
IBM Systems
IBM System z
Processor Book 2
HCA2-Cs
HCA2-Cs
L2
Memory
HCA2-Cs
L2
Memory
Processor Book 0
L2
Memory
Memory
Processor Book 3
L2
Processor Book 1
z10 EC – Inter Book and I/O Communications
HCA2-Cs
12x IB-DDR to I/O card domains 6 GB/sec
Interconnect
Slot 01
Slot 09
Slot 16
Slot 18
Slot 24
Slot 26
Slot 29
Slot 30
Slot 31
Slot 32
Slot 22
Slot 25
Slot 27
Domain 5
Slot 07
Slot 13
Interconnect
Slot 19
Slot 21
Mux 7
Slot 20
Domain 3
Slot 04
Slot 17
Slot 11
Domain 1
I/O Cage 1
Slot 02
Slot 15
Mux 6
Domain 6
Slot 08
Slot 12
Mux 5
Interconnect
Domain 4
Slot 06
Mux 4
Slot 10
Domain 2
Domain 0
Slot 03
Mux 3
Slot 28
Interconnect
Mux 2
Slot 23
Mux 1
Slot 14
Slot 5
Mux 0
IBM Systems
IBM System z
z10 EC I/O Infrastructure
Book 0
Book 1
Book 2
Book 3
Memory
Memory
Memory
Memory
PU
PU
PU
PU
PU
PU
PU
PU
FBC/L2 Cache
FBC/L2 Cache
FBC/L2 Cache
FBC/L2 Cache
PU
PU
PU
PU
PU
PU
HCA (8x)
RII
PU
HCA (8x)
PU
PU
IFB-MP
IFB-MP
2 GBps mSTI
RII
PU
PU
HCA (8x)
HCA (8x)
12x IB-DDR
(16x)
12x IB-DDR
(16x)
12x IB-DDR
(16x)
IFB-MP
PU
IFB-MP
IFB-MP
RII
500 MBps
mSTI
IFB-MP
12x IB-DDR
(16x)
IFB-MP
333 MBps mSTI
RII
Channels
FICON Express4
1/2/4 Gbps
ISC ISC ISC ISC
Coupling Links
ISC-3
.
ESCON
ESCON
ESCON
ESCON
1st level
Copper
Cables
IFB-MP
2nd level
Embedded
2 GBps mSTI
1 GBps
mSTI
.
HCA-O or
HCA-C fanout
or
MBA fanout
for ICB-4
2GBps
mSTI
.
Channels
Ports
ESCON
OSA-Express3
10 GbE
Cargo
cage
(3x)
Note: 28 I/O cards
per cage
IBM Systems
IBM System z
  FICON/FCP
►  FICON
Express8
►  FICON
Express4
►  FICON
Express2
z10 EC Channel
Types
  Networking
►  OSA-Express3
● 10 Gigabit Ethernet LR
● Gigabit Ethernet LX and SX
►  OSA-Express2
● 1000BASE-T Ethernet
● Gigabit Ethernet LX and SX 10 Gigabit
Ethernet LR
  ESCON
  STP
  Coupling Links
►  InfiniBand
►  ISC-3
Coupling Links
(Peer mode only)
►  ICB-4
►  IC
(Define only)
  Crypto
►  Crypto
Express2
● Configurable Coprocessor or Accelerator
●  HiperSockets (Define only)
IBM Systems
IBM System z
z10 EC FICON Express8
  2, 4, 8 Gbps auto-negotiated
  Up to 336 channels
  LX 10 km, LX 4 km, SX
  Concurrent repair of optics
  Personalize as:
► FC
● Native FICON
● Channel-To-Channel (CTC)
–  z/OS, z/VM, z/VSE, z/TPF, TPF, Linux
on System z
► FCP (Fibre Channel Protocol)
● Support of SCSI devices
–  z/VM, z/VSE, Linux on System z
1, 2, 4
Gbps
1, 2, 4
Gbps
1, 2, 4
Gbps
1, 2, 4
Gbps
IBM Systems
IBM System z
OSA-Express3 – 10 GbE
  New microprocessor
PCI-E
  10 Gigabit Ethernet LR (Long Reach)
►  Two
LC Duplex SM
ports per feature
►  Small
form factor connector (LC Duplex)
►  CHPID
PCI-E
type OSD (QDIO)
LC Duplex SM
  Hardware data router
►  Packet
construction, inspection and routing preformed in hardware instead of firmware
►  Designed
to improve performance for standard (1492 byte) and jumbo frames (8992 byte)
  Up to 40% reduction in latency compared to OSA-Express2 10 GbE
IBM Systems
IBM System z
Cluster di Mainframes IBM
Parallel Sysplex Cluster
IBM zSeries
E’ possibile realizzare un Cluster
di Sistemi Mainframes – z/OS:
Il Parallel Sysplex.
IBM zSeries
40 Km
CF
z/OS
IBM zSeries
z/OS
40 Km
IBM zSeries
40 Km
40 Km
z/OS
IBM zSeries
z/OS
CF
IBM Systems
IBM System z
Misurare la potenza del
Mainframe
IBM Systems
IBM System z
Architetture - CISC e RISC
CISC (Complex Instruction Set
Computer)
RISC (Reduced Instruction Set
Computer)
• Tipica di z/Architecture & INTEL
• Tipica dei sistemi UNIX
• Molte Centinaia di Istruzioni
• Poche Centinaia di Istruzioni
• Istruzioni molto complesse che fanno
riferimento anche a diversi operandi in
memoria e diversi registri.
• Istruzioni molto semplici che operano
sempre su una posizione di memoria ed un
registro (Load & Store) e tra due registri.
• Pochi Registri nella CPU
• Molti Registri nella CPU
• Ogni istruzione puo’ richiedere anche molti
cicli macchina.
• Ogni ciclo macchina viene conclusa una
istruzione (Pipeline).
•  Alcuni processori possono presentare un
SET di istruzioni CISC, che vengono
internamente convertite in istruzioni RISC
per essere eseguite in unità RISC (Pentium).
• Negli ultimi anni tendono a divenire piu’
complesse.
IBM Systems
IBM System z
Differenze tra architetture - CISC e RISC
Istruzioni da Eseguire per Funzione
CISC= Complex Istruction Set Computer
Minimizza la Path Length
Ciclo Base
RISC= Reduced Istruction Set Computer
Minimizza i Cicli per istruzione
La frequenza di Clock (inverso del Ciclo Base) non e’ l’unico
elemento per misurare le prestazioni di un calcolatore
Entrambe le implementazioni sono in grado di eseguire piu’ di una
ISTRUZIONE contemporaneamente
IBM Systems
IBM System z
La potenza dei Processori - Definizioni
• 
Ciclo Base (Nanosecondi, picosecondi)
• 
Tempo necessario al processore per passare da uno stato definito al successivo
• 
Frequenza di Clock (numero di cicli al secondo - Mhz, Ghz)
• 
Numero di Istruzioni in virgola Mobile al secondo (MFlOPS = Millions of Floating Point
Operations/Second)
• 
MIPS (Millions Instructions per Second) = Numero di Istruzioni CISC eseguite al secondo (in
milioni).
• 
Cicli per Istruzione = Numero medio di istruzioni macchina per istruzione CISC (si ottiene da
Frequenza/MIPS)
• 
MIPS UNI = Milioni di istruzioni CISC eseguite da una macchina con un solo processore.
• 
MIPS Tot = Milioni di istruzioni CISC eseguite da una macchina con il massimo di processori
attivi
• 
Internal Throughput Rate (ITR) = Numero di unita’ di lavoro eseguite da un mainframe per
secondo di processore utilizzato
• 
ITR_Uni = ITR di un mainframe con un processore
• 
ITR_N = ITR di un mainframe con n processori
IBM Systems
IBM System z
Evoluzione dei Processori – Metriche dei Processori IBM S/390 & Z
64 Bit
IBM Systems
IBM System z
Evoluzione dei Processori IBM per i Mainframe
IBM Systems