UNIVERSITÀ DEGLI STUDI DI PAVIA
FACOLTÀ DI INGEGNERIA
CORSO DI LAUREA IN INGEGNERIA
ELETTRONICA E DELLE TELECOMUNICAZIONI
CARRY LOOKAHEAD ADDER:
APPROCCIO DOMINO
E FULLY-CMOS
Relatrice:
Prof.ssa CARLA VACCHI
Correlatore:
Dott. MARCO CASTELLANO
Elaborato di Laurea
di MATTEO MIOTTI
Anno Accademico 2005/2006
SOMMATORI DIGITALI
(PROGETTO AL CALCOLATORE)
1a parte:
Analisi dei vantaggi del
“Carry lookahead adder”
2a parte:
Studio dell’architettura domino
3a parte:
Progettazione e dimensionamento dei
circuiti in architettura domino
e fully-CMOS
4a parte:
Simulazione e valutazione delle prestazioni
dei due circuiti
LA SOMMA IN COLONNA
0 1 00
0010+
1011=
01101
FULL ADDER
A
B
Cin
S
Cout
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
RIPPLE CARRY ADDER
(RCA)
PROBLEMA “RIPPLE CARRY ADDER”
Per eseguire una somma ad N bit
sono necessari N tempi di ritardo (Tr)
PROBLEMA: parole lunghe!
t = Tr
3*Tr
2*Tr
04*Tr
E’ POSSIBILE RISOLVERE QUESTO PROBLEMA?
UTILIZZO UN DIFFERENTE APPROCCIO
CALCOLO TUTTI I RIPORTI
DIRETTAMENTE DAGLI INGRESSI
CALCOLO TUTTI I BIT DI SOMMA
CONTEMPORANEAMENTE
CARRY LOOKAHEAD ADDER (CLA)
GENERATE
Gi = Ai · Bi
PROPAGATE
Pi = Ai  Bi
RIPORTI
Couti = Cini+1 = Gi + Pi · Cini
Cout0 = G0 + P0 · Cin0
Cout1 = G1 + P1 · (G0 + P0 · Cin0)
Cout2 = G2 + P2 · (G1 + P1 · (G0 + P0 · Cin0))
Cout3 = G3 + P3 · (G2 + P2 · (G1 + P1 · (G0 + P0 · Cin0)))
SOMME
Si = Cini  Ai  Bi = Cini  Pi
CLA AD OTTO BIT
SI UTILIZZANO DUE BLOCCHI
PER IL CALCOLO DEI RIPORTI
A QUATTRO BIT
E SI COLLEGANO IN CASCATA
“CARRY LOOKAHEAD ADDER”
VANTAGGIO:

Aumento della velocità
SVANTAGGI:

Maggiore complessità

Maggior numero di porte logiche utilizzate

Maggiore potenza dissipata
CHE ARCHITETTURA UTILIZZO
PER REALIZZARE IL
“CARRY LOOKAHEAD ADDER”?
Tecnologia CMOS
Fully-CMOS
Domino
ARCHITETTURA DOMINO
10
0?1
10
Fase
Fase di
di pre-carica
valutazione
CONFRONTO FUNZIONAMENTO
Fully-CMOS
Domino
0
1
1
0
1?1
10
0
1
Logica dinamica
VANTAGGI E SVANTAGGI
DELLA LOGICA DOMINO
VANTAGGI:

Diminuzione del numero di transistori utilizzati
per logiche con molti ingressi

Aumento della velocità
SVANTAGGI:

Maggiore complessità

Necessità di un segnale di temporizzazione

Non tutte le porte logiche possono essere realizzate
CHARGE SHARING
valutazione
fase di pre-carica
INVERTER IN CASCATA
10
1?
1
0
1
0
X
10
X
1 0
NON FUNZIONA!!
1
0
1
0
1?
E’ possibile realizzare
solo funzioni NON negate!
10
X
10
10
X
01
10
1 0
X
ARCHITETTURA DOMINO
Posso eliminare gli inverter?
ZIPPER DOMINO
INVERTER IN CASCATA
IN LOGICA ZIPPER DOMINO
10
1
10
10
10
X
01
X1 0
10
10
X1 0
EX-OR
…TORNANDO ALLO SCHEMA DEL CLA
SCHEMA BLOCCHI IN LOGICA DOMINO
CIRCUITI RIPORTI
C0
C1
C2
C3
MULTIPLE OUTPUT DOMINO LOGIC (MODL)
C3
C2
C1
C0
GENERATORE DI CLOCK
Duty cicle = 50%
COME DIMENSIONO I TRANSISTORI?
Utilizzo una tecnologia
con lunghezza minima di canale di 0,35 μm
molteplicità
OUT1 = not A
OUT2 = B nor C
CIRCUITO FINALE IN LOGICA DOMINO
COSA E’ MIGLIORATO?
Prima del dimensionamento
Pre-carica del nodo
Dopo il dimensionamento
CIRCUITO FINALE IN LOGICA FULLY-CMOS
FASE DI VALUTAZIONE DELLE PRESTAZIONI
Circuito
in logica
domino
Circuito
in logica
Fully-CMOS
Verifica
corretto funzionamento
e valutazione
potenza media dissipata
Verifica corretto funzionamento anche con tensione
di alimentazione e temperatura non nominali
PROGRAMMI
PROGRAMMI
CONFRONTO PRESTAZIONI (SIMULAZIONI)
TABELLA RIASSUNTIVA
Domino
Fully-CMOS
Frequenza di lavoro
massima
500 MHz
400 MHz
Transistori a canale
P utilizzati
389
656
Transistori a canale
N utilizzati
137
188
Area attiva
occupata
870 m2
1390 m2
Potenza dissipata
3,2 mW
2,7 mW
Potenza /
Frequenza
6,4 W / MHz
6,75 W / MHz





LAVORO SVOLTO
Studio della logica domino
con relativi problemi di implementazione
e di alcuni suoi derivati (ZIPPER e MODL)
Progettazione del “carry lookahead adder”
sia in logica domino sia in fully-CMOS
Simulazione circuiti utilizzando “OrCAD Capture CIS”
Realizzazione di due programmmi attraverso l’utilizzo
di “LabView” della “National Instruments”
Simulazione del circuito in logica domino utilizzando
l’interfaccia “Design FrameWork II” della ditta “Cadence”
e il simulatore “Spectre” (lunghezza di canale minima di
130 nm, frequenza di funzionamento di circa 2 GHz)