STMicroelectronics
Proposte di tesi
R/W Channel
Digital Design Group
Informazioni generali

Prerequisiti:




Gli argomenti proposti hanno un impiego pratico
in ambiente progettuale nonché una valenza
scientifica


2
Conoscenza di linguaggi di scripting (Tcl, shell Unix)
Conoscenze di base di progettazione RTL e conoscenza di
almeno un linguaggio HDL (VHDL o Verilog)
Conoscenza di base di architetture di microcontrollori e
relativi strumenti di sviluppo (assemblatori, compilatori)
Dai lavori di tesi potranno scaturire pubblicazioni scientifiche
a convegni internazionali
La durata media delle proposte di tesi e
nell’ordine dei 6/9 mesi
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Microprogrammed servo sequencer
 Obiettivo


3
del lavoro
Realizzazione di un modello di architettura a
microcontrollore dedicata, atto a realizzare la
logica di controllo del sottosistema servo di un
canale per hard disk
Scrittura di un assemblatore per il
microcontrollore modellizzato sopra e
implementazione del firmware per il controllo
del servo
ST Confidential
Implicazioni Hardware



Analisi dello stato dell’arte di architetture di
microcontrollori
Scelta e personalizzazione dell’instruction set
Realizzazione del modello simulabile con
attenzione a:



4
Dimensionamento/partizionamento della logica
Ottimizzazione in power e timing (tech. 65nm, speed 1GHz)
Verifica del modello contro l’implementazione
attualmente in uso tramite l’uso di test self
checking
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Implicazioni Firmware
Sviluppo di un assemblatore per il set di
istruzioni scelto
 Scrittura del firmware per controllo del
sottosistema servo
 Stesura di un validation plan atto a
verificare la versatilità della soluzione
scelta



5
Rispetto all’attuale implementazione hard wired
Rispetto alla richiesta di flessibilità dei clienti
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RTL implementation

Obiettivo


Descrizione




6
Descrizione HDL del modello realizzato con lo studio
precedente, verifica logica tramite mapping su FPGA
Analisi del modello realizzato
Definizione delle specifiche (target per
area/speed/power)
Descrizione HDL del microcontrollore rispettando le
specifiche
Simulazione logica e flusso di sintesi per FPGA
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Proposte di tesi
R/W Channel
Digital Design Group
Prerequisiti
8

Conoscenza di tecnologie CMOS

Conoscenze di base di progettazione digitale

Conoscenza di base di tecniche di Static Timing
Analysis
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Argomento della tesi
9

Studio e realizzazione di tecniche di “Voltage
Margining for Power saving” per l’applicazione
R/W channel

Comparazione tra “Fixed Voltage power” e
“Closed loop Voltage”
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Steps
10

Identificazione delle principali modalita’ di funzionamento del canale sul drive e partizionamento
dei blocchi in fz del loro utilizzo
A) sezioni del dispositivo critiche per power e la cui frequenza operativa varia sull’applicazione
B) sezioni del dispositivo la cui alimentazione possa essere spenta durante alcune modalita’ di
funzionamento

HW closed loop (ottimizzazione power dinamica):
A) Caratterizzazione speed vs power (tramite STA) delle sezioni critiche in power
B) Selezione di un voltage regulator commerciale (esterno al canale) con DAC
C) Progettazione di un controllore digitale che cambia la tensione di alimentazione sulla base della
frequenza operativa richiesta in quel momento sull’applicazione

Voltage switch-off (ottimizzazione leakage):
A) spegnimento delle sezioni del dispositivo che non sono richieste di operare in quel momento
sull’applicazione
B) utilizzo di CMOS technology allo stato dell’arte (memory retention flops, internal power pass
transistors)

Power trimming vs process dependancies:
A) studio e realizzazione di sensori e metodi di test per misurare la velocita’ del processo sui vari
lotti (ring oscillators, others)
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Proposte di tesi
R/W Channel
Digital Design Group
Strategie di Progettazione
Self-Checking per la Sintesi di
Circuiti Digitali



1.
2.
12
Obiettivo : Individuare la migliore Strategia per la sintesi
di circuiti sequenziali sincroni in grado di soddisfare i
requisiti di “Concurrent Error Detection” (CED)
Scenario : L’incremento della complessità (densità di
integrazione), la miniaturizzazione dei processi
tecnologici (VDSM), rendono i circuiti sempre più sensibili
alla manifestazione di guasti (errori).
Possibili cause di guasto:
Endogene
–
difetti di processo identificati
tramite ATE (off-line)..
Esogene
–
Fattori Ambientali durante il
funzionamento ( part. alfa,
radiazioni ionizzanti ….)
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Scenario
On-line Testing Vs Off-line Testing

Il testing off-line permette la rilevazione dei guasti da
cause Endogene e viene fatto mediante calcolatori ATE
tipicamente di una generazione tecnologica precedente al
circuito da testare e fuori dalla modalità funzionale
“limite”.

Il Testing on-line permette di rilevare guasti da cause
Esogene e Endogene, durante il normale funzionamento e
non pone vincoli sui modelli di guasto da considerare
dovuti alle architetture esterne di Test “Vantaggio”.
Costi:
Progettazione - Adozione di codici per la rilevazione di
guasti (AUED …)
Sintesi – Studio degli ambienti di sintesi per
l’ottimizzazione sia combinatoria e sia di occupazione
(Area over head e Power …)


13
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Requisiti
14

Conoscenza di un linguaggio RTL : VHDL o VERILOG

Conoscenza dei metodi di Sintesi delle “Reti Logiche”:
Quine-McCluskey …

Conoscenza del linguaggio C e TCL
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Obiettivi
1.
2.
3.
15
Valutare le moderne tecniche di sintesi di Circuiti SelfChecking.
Progettare un ambiente di sintesi che modifichi un
circuito preso in esame in modo da soddisfare i requisiti
“TSC” Totally Self Checking Circuit.
Valutare il costo in termini di area overhead, power e
segnalazione del guasto, rispetto ai sistemi a ridondanza
modulare e al testing Off-line.
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