UNIVERSITÀ DEGLI STUDI DI BOLOGNA
FACOLTÀ DI INGEGNERIA
CORSO DI LAUREA IN INGEGNERIA ELETTRONICA
ELETTRONICA INDUSTRIALE
SVILUPPO HARDWARE
DI RICEVITORE DIGITALE PER IL
RADIOTELESCOPIO “CROCE DEL NORD”
Tesi di Laurea di:
OGNIBENE ANDREA
Relatore:
CHIAR.MO PROF. ING. FABIO FILICORI
Correlatori:
DOTT. ING. JADER MONARI
DOTT. ING. GERMANO BIANCHI
ANNO ACCADEMICO 2002 – 2003
Indice
Introduzione
1
Capitolo I IL RADIOTELESCOPIO “CROCE DEL NORD”
1.1 Introduzione
5
1.2
1.3
1.4
1.5
Il radiotelescopio “Croce del Nord”
1.2.1 Caratteristiche Generali
1.2.2 Il ramo Est-Ovest
1.2.3 Il ramo Nord-Sud
1.2.4 Costruzione dei 3 fasci del ramo Est-Ovest e dei 5 fasci
del ramo Nord-Sud
Lo specchio
Sistema sfasamento ad oli per il ramo Nord-Sud
La “Croce del Nord” orientata verso SKA
Capitolo II S.K.A Square Kilomatre Array
2.1 Introduzione
2.1.1 Sensibilità
2.1.2 Risoluzione
2.1.3 Perdita di coerenza
2.2 Proposte per SKA
2.2.1 Soluzione australiana con Lune di Luneburg
2.2.2 Soluzione australiana con riflettori cilindrico-parabolici
2.2.3 Soluzione cinese
2.2.4 Soluzione statunitense
2.2.5 Soluzione canadese
2.2.6 Soluzione olandese
II
5
8
10
12
13
15
16
17
19
21
21
21
24
26
30
31
33
34
35
36
37
Capitolo III B.E.S.T Basic Element for SKA Training
3.1 Introduzione
3.2 Beamforming
39
39
40
3.3
Adaptive Beamforming
43
3.4
Multibeaming
44
3.5
Possibole Architettura di BEST
46
3.6
Sistema Software
51
3.7
Scheda di Acquisizione Analogico/Digitale ad Alta Velocità
con Interfaccia Ethernet
3.8
Specifiche di Interfaccia della Scheda con l’esterno
56
58
Capitolo IV Condizionamento e Adattamento dei Segnali di Ingresso 61
4.1 Funzionamento del Primo Stadio
61
4.2 Generazione on-board dell’alimentazione a 2.5V
64
Capitolo V AD6645 e AD6634
5.1 Convertitore Analogico Digitale a 80MSPS: AD6645
5.2 Didital Down Converter: AD6634
5.3 Connessione tra AD6645 e AD6634
5.3.1 Interfacciamento Bus Dati
5.3.2 Protocollo e Interfaccia Segnali
5.3.3 CLK e Sincronismo
66
66
72
83
84
85
85
Capitolo VI FPSLIC AT94K40 e Moduli di Rete IIM7010A
6.1 Elaborazione dei dati in uscita dall’AD6634
6.2 FPSLIC AT94K40 – Descrizione Generale
6.3 Modulo di Rete IIM7010A – Descrizione Generale
6.4 Software FPSLIC – Configurazione
6.4.1 Interfaccia AD6634
6.4.2 Buffer & Controller
6.4.3 Hardware Accessorio
6.4.4 Interfaccia IIM7010A
6.5 Struttura Finale della Scheda
91
91
93
96
97
98
101
103
105
109
III
Capitolo VII Microcontrollore AT90S8515 e IIM7010A in Ricezione 112
7.1 Microcontrollore AT90S8515
112
7.2 Trasmissione dei Comandi dalla Postazione Centrale e
7.3
Comunicazione tra AT90S8515↔IIM7010A
Reset Globale della Scheda
Capitolo VIII TEST ESEGUITI SULLA BOARD
8.1 Testing AD6645-AD6634
8.2 Testing sulla Board RADIOTELESCOPIO
114
117
121
121
129
8.2.1 Testing Primo Stadio
130
8.2.2 Prove di Comunicazione
135
Conclusioni
138
Appendice A TEORIA DEI SEGNALI
A.1 Introduzione
A.2 Segnali Periodici Tempo-Continui
A.3 Segnali Aperiodici Tempo-Continui
A.3.1 Proprietà della trasformata di Fourier
A.3.2 Ripetizione periodica di una funzione
A.4 Segnali Tempo-Discreti o Serie Temporali
A.4.1 Teorema del campionamento nel dominio del tempo
(teorema di Shannon)
A.4.2 Trasformata Discreta di Fourier (DFT)
A.4.3 Fast Fourier Trasform (FFT)
154
142
142
142
144
146
148
149
Appendice B TEORIA DELLA COVERSIONE ANALOGICO
DIGITALE
B.1 Generalità sui Segnali Numerici
B.2 Conversione Analogico Digitale
B.2.1 Campionamento
B.2.1.1 Campionamento al Doppio della Massima
Frequenza
B.2.1.2 Oversampling
B.2.1.3 Undersampling
B.2.2 Quantizzazione
IV
150
151
156
156
157
157
158
160
161
165
B.2.2.1 Quantizzazione Uniforme
B.2.2.2 Quantizzazione Non Uniforme
B.2.3 Codifica
168
169
175
Appendice C TEORIA FILTRI DIGITALI
C.1 Sistemi Lineari Tempo Invarianti Tempo Discreto
C.2 Trasformata Z
176
176
178
C.3
Filtri Trasversali
180
C.3.1 Filtri IIR
181
C.3.2 Filtri FIR
181
C.3.3 Progetto filtri FIR: Alcuni metodi
183
Filtri Multirate
186
C.4
Appendice D TEORIA RICEVITORI DIGITALI
D.1 Generalità sugli Apparati Riceventi
D.2 Ricevitore Supereterodina
D.3 Ricevitore Digitale
D.3.1 Oscillatore Locale Digitale
D.3.2 Mixer Digitale
D.3.3 Filtro Digitale Passa Basso a Decimazione
D.4 Applicazioni dei Ricevitori Digitali
188
188
190
195
198
200
202
204
Appendice E TEORIA DEL BEAMFORMING
E.1 Introduzione al Beamforming
E.2 Modello di Riferimento
E.3 Classificazione dei Beamformers
205
205
208
217
Schematico completo
Bibliografia
V
Ringraziamenti
Ringrazio il Prof. Fabio Filicori per avermi offerto la possibilità di realizzare una tesi
su di un argomento così stimolante ed interessante, permettendo in questo modo un
arricchimento sia del mio bagaglio culturale che del mio bagaglio tecnico.
Un ringraziamento particolare all’Ing. Jader Monari, un amico prima che un tutore,
che con la sua grande disponibilità mi ha seguito durante lo svolgimento della tesi,
contribuendo a fornirmi un prezioso bagaglio di conoscenze.
Un grazie sentito anche all’Ing. Germano Bianchi, sempre pronto a dare un consiglio,
e a tutto il personale dell’Istituto Radio Astronomico di Medicina, sempre
disponibile quando ho avuto bisogno. Grazie anche all’Ing. Augusto Pieracci e
all’Ing. Oscar Balducci dello Spin-Off µ-Idea che mi hanno assistito in buona parte
del mio lavoro.
Un grazie alla Tete che mi ha accompagnato e sopportato nella fase finale degli studi,
sperando che lo faccia ancora per molto tempo.
Infine il ringraziamento più grosso spetta a Luciano e Antonia, i miei genitori, che
hanno sempre creduto in me dandomi la fiducia e la serenità necessaria per portare a
termine il mio percorso scolastico.
... a tutti voi un grazie di cuore ...
Introduzione
Nel corso dei secoli fino ad oggi, l’uomo ha sempre cercato di osservare, analizzare,
capire e studiare il mondo che lo circonda e le leggi fisiche che lo governano. Per
spiegare tali eventi naturali è di fondamentale imporatnza osservare, interpretare ed
elaborare la realtà che ci circonda. L’analisi dei segnali è perciò oggi una disciplina
di rilevantissima importanza, soprattutto in campo scientifico.
Di per sé la natura è descritta da un insieme di grandezze che assumono valori
continui nel tempo e nello spazio; tali grandezze sono dette analogiche. Oggi, ogni
disciplina scientifica sfrutta le immense potenzialità messe a disposizione dal calcolo
elettronico che si avvale di supporti tecnologici basati sulla logica combinatoria per
immagazzinare, elaborare e produrre informazioni. Per questo motivo si è resa
necessaria l’introduzione della discretizzazione delle grandezze analogiche. La
digitalizzazione del mondo analogico ed i procedimenti di calcolo che da essa ne
derivano divengono quindi nodo fondamentale del percorso cognitivo dell’uomo.
La radioastronomia non sfugge ovviamente a tale situazione ma, anzi, s’inserisce in
esso in una posizione di primaria importanza poiché le problematiche cui deve far
fronte si collocano sul limite di quell’immaginario insieme che costituisce il bagaglio
delle conoscenze umane.
La presente tesi di laurea è svolta all’interno dell’Istituto Radio Astronomico (IRA)
del Consiglio Nazionale delle Ricerche (CNR) di Medicina (BO), nel quale sono
particolarmente sentiti i problemi inerenti all’acquisizione e l’elaborazione dei
1
segnali provenienti dal cosmo. Col seguente lavoro si vuole sviluppare l’hardware di
un ricevitore digitale per il radiotelescopio “Croce del Nord” che ne permetterà,
grazie al miglioramento del sistema d’acquisizione, un aumento di sensibilità e
risoluzione.
L’Istituto di Radio Astronomia, grazie all’esperienza che acquisirà dall’up-grade del
radiotelescopio Croce del Nord, intende partecipare attivamente al progetto SKA,
acronimo di Square Kilometre Array, un radiotelescopio di nuova concezione che
offrirà un milione di metri quadrati d’area collettrice e risolverà parecchi
interrogativi ancora aperti nel mondo della radioastronomia. Questo radiotelescopio
consentirà, oltre un notevole aumento del potere risolutivo dovuto alla grande area
collettrice a disposizione, di raggiungere una sensibilità di due ordini di grandezza
superiore a quella degli attuali radiotelescopi e di osservare più porzioni di cielo
contemporaneamente potendo contare su un sistema multiusers.
Il maggior potere risolutivo e la superiore qualità del segnale ricevuto dovuta
all’aumento della sensibilità sono caratteristiche fondamentali per poter studiare con
miglior accuratezza la formazione e lo sviluppo di stelle, galassie e quasar. SKA si
propone, infatti, di esaminare i componenti gassosi dell’universo per dare una
risposta alle sue origini ed alla sua evoluzione, dando la possibilità agli astronomi di
vedere a distanze corrispondenti ad un milione d’anni dopo il Big Bang.
I benefici che si avranno dalla realizzazione di tale progetto, non sono però legate
soltanto al mondo della radioastronomia. Trattandosi di un progetto così innovativo,
SKA porta con sé notevoli vantaggi dovuti alla ricerca e allo sviluppo di nuove
tecnologie che troveranno applicazione nelle telecomunicazioni, nell’information
technology e nei settori attigui. Basti pensare, per esempio, che l’elevata sensibilità
richiesta dal progetto determina inevitabilmente problemi legati alle interferenze a
radiofrequenza richiedendo lo sviluppo di tecniche sempre più all’avanguardia nella
loro mitigazione.
Con il progetto del ricevitore digitale si vuole creare un sistema d’acquisizione dati
ad alta velocità che riceva in ingresso i segnali d’antenna in forma analogica,
modulati su di una portante a 30MHz ed aventi banda pari a 3.5MHz. Tale sistema
2
dovrà essere in grado di campionare tali segnali e portarli in banda base con una
risoluzione tale da garantire il corretto funzionamento anche alla presenza di forti
interferenze captate dall’antenna, che altrimenti manderebbero in saturazione il
sistema. Si vuole in oltre che i dati siano inviati in real-time e tramite protocollo
IEEE 802.3 alla processor room dove saranno raccolti, riordinati ed interpretati.
I vincoli di progetto che derivano dalle specifiche date sono:
1. acquisizione e conversione A/D ad alta velocità, causa l’elevata frequenza
di lavoro con la quale è acquisito il segnale analogico;
2. acquisizione e conversione A/D ad alta risoluzione;
3. trasferimento dati ad alta velocità con protocollo IEEE 802.3;
4. basso costo.
Dai vincoli sopra citati si andrà ad effettuare una ricerca di mercato per scegliere la
componentistica adeguata da inserire sulla scheda.
Un ulteriore specifica che si dovrà tenere in considerazione in fase di progetto sarà la
possibilità di poter controllare il ricevitore (in real-time) mediante appositi comandi
che saranno inviati dalla processor room.
Essendo questa, per l’Istituto di Radio Astronomia, la prima esperienza in merito al
progetto del ricevitore digitale, obiettivo del mio lavoro sarà la realizzazione di un
primo prototipo che diverrà poi punto di partenza per sviluppi futuri.
L’esposizione del lavoro da me svolto verrà suddivisa in capitoli e tratterà dei
seguenti argomenti:
§
una parte descrittiva del radiotelescopio “Croce del Nord”, del suo attuale
funzionamento e del suo up-grade;
§
una parte dedicata allo sviluppo del progetto del ricevitore digitale;
§
una parte dedicata ai testing sulla scheda.
Si inserirà inoltre un’ampia appendice contenente i richiami teorici degli argomenti
3
che si affronteranno nel corso della dissertazione, inserendo anche i data sheet dei
componenti utilizzati.
4
CAPITOLO I
IL RADIOTELESCOPIO
CROCE DEL NORD
1.1 Introduzione
La radioastronomia rappresenta quel campo dell’astronomia che si occupa dello
studio dei corpi celesti nel range di frequenza delle onde radio, cioè in quella gamma
dello spettro elettromagnetico con lunghezza d’onda λ compresa fra poco meno di
un millimetro (frequenza f=300GHz) e un centinaio di metri (frequenza f=3MHz).
Nonostante gli oggetti celesti forniscano informazioni distribuite sull’intero spettro
elettromagnetico, da terra è possibile ricevere solo una piccola parte di tale spettro di
emissione. Questo comprende: il visibile, le microonde e le onde radio. Nella parte
alta dello spettro ( λ < 1cm ), le radiazioni elettromagnetiche sono assorbite
dall’ossigeno, dall’anidride carbonica e dal vapore acqueo della bassa atmosfera,
mentre nella parte bassa dello spettro ( λ > 10m ), le osservazioni sono limitate dalla
presenza della ionosfera, che riflette verso lo spazio le onde provenienti da oggetti
lontani dal nostro pianeta. Le onde di frequenza compresa tra i 30MHz e i 30GHz ,
non sono invece assorbite in modo sensibile né dalla materia interstellare, né
dall’atmosfera, per cui è possibile, per la radioastronomia, lo studio di oggetti celesti
altrimenti invisibili con normali strumenti ottici.
Gli strumenti per l’osservazione radioastronomica, sono chiamati radiotelescopi, ed
in linea di massima constano di un’antenna direttiva, un sensibile ricevitore e un
sistema di elaborazione ed analisi dei dati: generalmente un calcolatore connesso a
varie periferiche. Innanzi tutto va precisato che un radiotelescopio è uno strumento
del tutto simile ad un normale telescopio ottico, ma, a differenza di quest’ultimo,
5
riceve le emissioni elettromagnetiche delle sorgenti astronomiche nello spettro delle
onde radio anziché nello spettro del visibile.
La scoperta delle emissioni radio da parte dei corpi celesti risale ai primi anni ’30 del
secolo scorso, quando un ricercatore presso i Bell Telephone Laboratories di
Holmdel (NJ), Karl Jansky, costruì uno strumento in grado di rivelare certi “segnali
interferenti” che disturbavano le prime comunicazioni radio dell’epoca. Quando ci si
rese conto che quei segnali potevano provenire da radiosorgenti astronomiche, sono
iniziati i primi studi a frequenze diverse da quelle ottiche. Osservando il cielo a
frequenze differenti, è stato possibile catalogare tutti i corpi celesti osservati, in base
alla gamma di emissioni prodotta.
Due parametri di fondamentale importanza nella descrizione di un radiotelescopio,
sono la sensibilità e la risoluzione. Per sensibilità si intende la minima intensità
rilevabile dallo strumento, mentre per risoluzione si intende la minima distanza
angolare tra due sorgenti che lo strumento riesce a distinguere. L’analisi dettagliata
delle due grandezze è rimandata ai primi paragrafi del Capitolo 2, per il momento è
sufficiente ricordare che la sensibilità è strettamente legata all’area collettrice
dell’antenna, o della schiera di antenne, che si sta utilizzando, mentre la risoluzione è
legata all’apertura (in gradi) del fascio di antenna, legata a sua volta sia dalle
dimensioni fisiche dell’antenna che dalla sua frequenza di lavoro. Per chiarire meglio
questo concetto, si consideri un’antenna parabolica (Figura 1.1a) nella quale, con una
certa area efficace, non è possibile distinguere due radiosorgenti distanti un angolo
minore di ϕ . In particolare ϕ = 57.3 D λ , cioè l’angolo di apertura del fascio in gradi
è dato dal rapporto tra 57.3 ed il diametro dell’antenna Dλ misurato in lunghezze
d’onda.
Per avere una risoluzione migliore, e quindi un angolo ϕ minore, è necessario
disporre di un diametro d’antenna maggiore (Figura 1.1b) o lavorare a frequenze più
elevate. Da un certo punto in poi non è più plausibile aumentare le dimensioni fisiche
dell’antenna, ma conviene porre, sfruttando una nota legge dell’ottica, più antenne
singole di dimensioni contenute ad una distanza equivalente al diametro che si
avrebbe con un’unica grande antenna. Più lontani vengono posti gli elementi
6
riceventi, più stretto sarà il fascio d’antenna risultante.
(a)
(b)
Figura 1.1: Potere risolutore di un’antenna parabolica al variare del diametro d’antenna Dλ
Per tali motivi, verso la fine degli anni ’70, si concepirono le reti di radiotelescopi
come la VLBI (Very Long Baseline Interferometry) europea (Figura 1.2) e la VLBA
(Very Long Baseline Array) americana. Osservando una singola radiosorgente con
tutti gli elementi della rete, si ottiene un aumento della risoluzione garantito dalle
grandi dimensioni della struttura complessiva.
Figura 1.2: Rappresentazione schematica dell’attuale rete VLBI
7
E’ da tenere presente però che, poiché la superficie complessiva è data dalla somma
delle superfici dei singoli radiotelescopi, la sensibilità è data dalla media geometrica
delle singole sensibilità; per questo motivo alla elevata risoluzione spaziale si
affianca una bassa sensibilità. Nasce così l’idea di SKA (Square Kilometre Array),
un radiotelescopio con area collettrice complessiva di un milione di metri quadrati.
Questo porterà a strumenti aventi potere risolutore paragonabile a quello delle attuali
reti VLBI, ma con un considerevole aumento di sensibilità.
Attualmente, per la realizzazione di tale idea, sono state proposte varie soluzioni,
come: piccole antenne paraboliche, phased-array piatti, lenti sferiche (lenti di
Luneburg) e antenne cilindrico-paraboliche (come la Croce del Nord).
1.2 Il radiotelescopio “Croce del Nord”
L’Istituto di Radio Astronomia (IRA), facente parte del Consiglio Nazionale delle
Ricerche (CNR), gestisce due osservatori radioastronomici con lo scopo di studiare
sorgenti radio nello spazio: uno presso Medicina (BO) (Figura 1.3), e l’altro presso
Noto (SR).
Figura 1.3: Mappa IRA Medicina (BO)
8
Nella stazione di Medicina si trovano sia il radiotelescopio Croce del Nord che
l’antenna parabolica per VLBI (Figura 1.4), quest’ultima è identica all’antenna della
stazione di Noto. A questi due osservatori presto se ne aggiungerà uno in Sardegna.
Il radiotelescopio Croce del Nord è il più grande strumento, nel suo genere, di tutto
l’emisfero boreale; la sua costruzione è cominciata nel 1960 (Figura 1.5,6) ed opera
dal 1964.
Figura 1.4: Vista aerea stazione radioastronomica di Medicina
Figura 1.5: Foto storica costruzione radiotelescopio Croce del Nord
9
Figura 1.6: Foto storica costruzione radiotelescopio Croce del Nord
Nel corso degli anni gli sono state apportate numerose modifiche sia nella parte
meccanica che nella parte elettrica ed elettronica. Attualmente sono in fase di studio
ulteriori migliorie, alcune delle quali sono oggetto di questa tesi.
1.2.1 Caratteristiche Generali
Il radiotelescopio Croce del Nord presenta una struttura detta a “Croce di Mills” nella
sua variante a “T” (Mills e Little, 1953). E’ composta da due bracci perpendicolari
orientati verso le direzioni cardinali Nord-Sud (ramo NS) e Est-Ovest (ramo EW).
Questa apparecchiatura nasce come strumento di transito orientabile in declinazione,
ossia capace di ricevere le radiazione elettromagnetiche provenienti da un punto
dello spazio quando questo, per effetto della rotazione terrestre, si trova sul piano del
meridiano celeste locale.
Le frequenze ricevute sono centrate sul valore di 408MHz (pari ad una lunghezza
d’onda λ=73.5cm) con un’ampiezza di banda di circa 2.7MHz.
I due bracci costituenti la croce del nord sono due array di antenne molto diversi tra
loro:
10
•
il ramo EW (Figura 1.7) è costituito da un’unica antenna con specchio di
forma cilindrico-parabolica lungo 564 metri e largo 35. Lungo l’asse
focale, parallelo all’asse di rotazione e a distanza di circa 20 metri da
esso, si trovano allineati 1536 dipoli tra loro equidistanziati di 36cm
(circa λ/2).
Figura 1.7: Ramo Est-Ovest
•
il ramo NS (Figura 1.8) è costituito da 64 antenne, anch’esse di forma
cilindrico-parabolica,
lunghe
23.5
metri
e
larghe
7.5,
disposte
parallelamente a 10 metri l’una dall’altra. Sull’asse focale di ogni antenna
sono disposti 64 dipoli, in maniera del tutto analoga a quelli del ramo
EW, per un totale di 4096 dipoli.
11
Figura 1.8: Ramo Nord-Sud
Si può quindi calcolare un’area massima teorica collettrice di 31632m2. La scelta di
una struttura così differente per i due rami è dovuta al fatto che sarebbe stato
impossibile realizzare un unico cilindro parabolico con asse in direzione NS
orientabile in declinazione e coi relativi dipoli paralleli a quelli del ramo EW.
1.2.2 Il ramo Est-Ovest
I 1536 dipoli del ramo EW sono divisi in 6 sezioni da 256 dipoli ciascuna; all’interno
di ogni sezione si opera una somma progressiva dei segnali raccolti, con un metodo
detto ad albero di Natale (Figura 1.9), che permette di passare da 256 segnali
elementari ad un unico segnale mantenendo le specifiche desiderate.
All’interno di ogni sotto sezione costituita da 64 dipoli, il segnale elettrico si propaga
all’interno di una linea cava di alluminio, mentre dalle sotto sezioni fino alle cabine
si propaga su cavo coassiale rigido. La prima parte è quella più critica, in quanto
occorre mantenere il più possibile costanti le condizioni atmosferiche. Per questo
motivo, sia i dipoli, sia il primo percorso in cava, sono racchiusi da un involucro in
polietilene ad alta densità, trasparente alla radiazione elettromagnetica, che viene
riempito con aria secca.
Figura 1.9: Struttura ad albero di Natale ramo EW
12
Il segnale radio a (408±1.35)MHz, dove con ±1.35MHz si intende il fatto che attorno
alla portante si ha una banda di 2.7MHz, viene convertito, una volta giunto in cabina,
a (30±1.35)MHz per ridurre le perdite nel collegamento tra le cabine e la sala di
elaborazione. Infatti, si ricorda che le perdite per effetto pelle sono proporzionali alla
radice quadrata della frequenza. I segnali a frequenza intermedia (IF) giungono alla
stazione di elaborazione tramite cavi coassiali interrati a circa 1.20 metri di
profondità, in modo da sottrarli alle rapide variazioni termiche giornaliere che
altererebbero le delicate relazioni di fase e ampiezza fra i segnali provenienti dalle 6
cabine (6 canali). Le variazioni termiche lente, stagionali, non comportano causa di
errore poiché vengono compensate nelle calibrazioni giornaliere.
1.2.3 Il ramo Nord-Sud
Anche i 4096 dipoli del braccio NS sono divisi in sezioni prima di essere trasmessi
alla stanza del ricevitore. Ogni sezione raggruppa 8 antenne (512 dipoli). I segnali
provenienti dai dipoli vengono prima sommati in parallelo a gruppi di 8, poi sommati
ad albero natale come mostrato in Figura 1.10. Scegliendo un buon compromesso tra
efficienza e semplicità realizzativa, i segnali dai dipoli vengono successivamente
sommati fino ad avere un singolo segnale per ogni antenna.
Figura 1.10: Struttura ad albero di Natale ramo NS
13
Per quanto riguarda la fase di acquisizione del segnale, la situazione si presenta
completamente diversa rispetto a quella del ramo EW. Infatti come si vede dalla
Figura 1.11 i punti equifase (P1,…,P8) non arrivano in fase sulle singole antenne
poiché sono diversi i percorsi in aria (L1,…,L8).
Figura 1.11: a) puntamento allo zenit, b) e c) puntamento in declinazioni differenti
Occorre quindi adottare un sistema di sfasatori (sistema ad oli, paragrafo 1.4),
variabili col puntamento, per rimettere in fase i segnali provenienti dalle singole
antenne prima di sommarli al fine di ottenere un singolo segnale per sezione. Appena
il segnale entra in cabina viene convertito alla frequenza di 30MHz, analogamente a
quanto accade per il ramo EW, e tramite cavi coassiali viene trasportato nella stanza
di elaborazione.
Ora i 14 segnali devono attraversare opportune linee di ritardo tali da equalizzare i
diversi percorsi tra le 14 cabine e la stanza di elaborazione.
14
1.2.4 Costruzione dei 3 fasci del ramo Est-Ovest e dei 5 fasci del ramo Nord-Sud
Se si sommano in fase i segnali provenienti dalle 6 sezioni del ramo EW si ottiene
quello che viene chiamato: fascio B (Figura 1.12). Se si ritardano progressivamente i
segnali elettrici che arrivano alle 6 sezioni del ramo EW, quando si andranno a
sommare, sarà come sommare segnali provenienti da punti in fase su di una
superficie d’onda che non ha la direzione del meridiano, ma è spostata. Se lo
spostamento è in anticipo abbiamo il fascio A, se è in ritardo il fascio C.
Per cui, con un semplice arteficio di natura elettrica, è come se invece di una sola
antenna puntata verso il meridiano, si abbiano 3 antenne puntate in direzioni
progressive. La sorgente, in moto apparente a causa della rotazione terrestre,
attraverserà prima il fascio A, poi il fascio B ed infine il fascio C generando tre
tracciati identici ma sfasati nel tempo. Un eventuale disturbo di origine terrestre
entrerà invece contemporaneamente nei 3 fasci generando tre tracciati identici e non
sfasati nel tempo (Figura 1.12).
Analogamente si può operare con i segnali che arrivano dalle 8 sezioni del ramo NS,
ottenendo in questo caso 5 fasci puntati elettricamente in 5 direzioni
progressivamente spostate da Nord verso Sud, ma tutte alla stessa ascensione retta,
quella
del
meridiano.
In
questo
caso
l'artificio
permette
di
esplorare
contemporaneamente una zona più estesa di cielo durante una stessa registrazione.
15
Figura 1.12: Formazione dei 3 fasci edl ramo EW e transito di radiosorgente con rilevazione di
disturbo
1.3 Lo specchio
La forma cilindrico-parabolica dello specchio è scelta per le proprietà matematiche
della parabola (Figura 1.13) che permettono di:
•
far convergere sul fuoco tutte le radiazioni provenienti da una direzione
parallela all’asse della parabola,
•
ottenere che tutti i punti di una superficie d’onda (punti equifase)
provenienti da tale direzione siano ancora in fase nel fuoco.
La precisione meccanica della struttura non è da considerare in senso assoluto, ma
relativamente alla lunghezza d'onda alla quale lo strumento lavora. Se la forma dello
specchio non differisce da un profilo parabolico per più di un sedicesimo della
lunghezza d'onda (tolleranza che deve comprendere gli effetti di deformazione
meccanica dovuta al mutamento degli agenti atmosferici), si può ritenere che tali
imperfezioni non influenzino il rendimento dell’antenna.
16
Figura 1.13: Parametri fondamentali della parabola e condizione reale che si ha nel ramo EW
della Croce del Nord.
Lavorando ad una lunghezza d’onda pari a 73.5cm, è stato possibile costruire lo
specchio non a superficie completamente piena, ma utilizzando cavi d’acciaio
(Figura1.14) tesi a circa 2cm di distanza l’uno dall’altro.
Questa metodologia costruttiva dello specchio dà il grande vantaggio di non avere
una struttura piena che quindi è meno costosa e meno sensibile agli agenti
atmosferici (come neve e vento) che potrebbero limitare la precisione dello
strumento alterandone il profilo.
Figura 1.14: particolare dei fili d’acciaio dello specchio.
Il potere risolutore è di 4'-5' in direzione NS e di 4' in direzione EW, valori che
appaiono ridicoli rispetto a quelli ottenibili con telescopi ottici. Tuttavia, molto
maggiore è la quantità di radiazione raccolta dalla Croce, poiché essa è proporzionale
alla superficie dello specchio (circa 30000m2). Tale caratteristica permette di ricevere
ed individuare radiosorgenti estremamente deboli.
1.4 Sistema sfasamento ad oli per il ramo Nord-Sud
La velocità di propagazione di un segnale in un cavo coassiale è pari : v = εµ dove
ε rappresenta la costante dielettrica e µ la permeabilità magnetica del materiale
17
interposto fra il conduttore centrale e quello esterno del cavo coassiale. Se il segnale
elettrico percorre un cavo coassiale di lunghezza fissa ma diviso in 2 zone, come
mostrato in Figura 1.15a, dove nella prima il dielettrico è l’aria e nella seconda è il
kerosene, la velocità di propagazione nelle 2 zone sarà diversa.
Figura 1.15: Sistema di rifasamento ad oli.
Ne segue che il tempo per percorrere l’intero cavo vale:
18
t=
[k ⋅ l1 + (l − l1 )]
c
dove:
c = velocità della luce nel vuoto,
k = costante che definisce il rallentamento di propagazione dove c’è il dielettrico,
l = lunghezza del cavo,
l1= lunghezza della parte di cavo riempita da kerosene.
Al variare di l1 varia il tempo di propagazione del segnale, e quindi il ritardo. La
realizzazione pratica è stata fatta utilizzando un cavo coassiale i cui conduttori sono 2
profilati a sezione quadrata in alluminio (Figura 1.15b). Tra i 2 conduttori vi sono 4
tubi circolari di polipropilene che servono a contenere il kerosene. In questo modo
non tutto lo spazio tra i conduttori è riempito di liquido, diminuendo l’efficacia del
rallentamento del segnale, ma favorendo una più semplice costruzione e un minor
disadattamento elettrico tra la parte senza e quella con kerosene. La regolazione della
porzione di cavo coassiale riempita di dielettrico, sufficiente a compensare i ritardi di
fase, viene svolta variando i livelli di liquido nei cavi.
A 408MHz, per ottenere un ritardo fra un gruppo di 8 antenne ed un altro, pari ad una
lunghezza d’onda (360°), occorrono circa 4 metri di percorso in cavo coassiale con
dielettrico kerosene.
1.5 La “Croce del Nord” orientata verso SKA
Quanto detto finora riguarda la Croce del Nord nella sua configurazione attuale. Le
sue grandi dimensioni le permettono di diventare in ottimo strumento di prova delle
tecnologie che saranno sviluppate per il progetto SKA.
Ogni volta che si ha a che fare con schiere di antenne, bisogna tenere in
considerazione il ritardo con cui ogni antenna riceve il segnale radioastronomico
rispetto a tutte le altre. La giusta calibrazione dei ritardi è quindi molto importante.
Eventuali errori portano a perdite di guadagno indesiderate che si traducono in una
19
riduzione della sensibilità dello strumento. Il parametro che rappresenta questo
fenomeno prende il nome di perdita di coerenza. Come si vedrà in maggior dettaglio
nel Capitolo 2, questo parametro dipende principalmente dalla banda del segnale
ricevuto e dal ritardo con cui il fronte d’onda incide sulle antenne della schiera.
Questo tipo di problema si presenta in qualsiasi schiera di antenne, ma dev’essere
arginato maggiormente quando si considerano bande molto ampie, oppure tempi di
ritardo molto elevati dovuti alla grande distanza tra le antenne, come nel caso del
VLBI o del progetto SKA.
20
CAPITOLO II
S.K.A.
Square Kilometre Array
2.1 Introduzione
Come anticipato nel precedente capitolo, un radiotelescopio è caratterizzato da alcuni
importanti parametri che ne delineano il funzionamento: sensibilità, risoluzione e per
schiere di antenne anche perdita di coerenza.
2.1.1 Sensibilità
Per sensibilità s’intende la minima intensità rilevabile dallo strumento e può essere
anche interpretata come la minima variazione di potenza rilevabile. Detta
p la
potenza ricevuta dallo strumento per unità di banda, questa sarà pari a:
p = ae ⋅Sm
[W Hz]
(2.1)
dove ae rappresenta l’area efficace di raccolta delle onde radio, mentre Sm è il flusso
[
di potenza per unità di banda W Hz ⋅ m 2
]
che si accoppia effettivamente con
l’antenna. Si sottolinea che il parametro rappresentante l’area efficace non coincide
con l’area fisica dell’apertura dell’antenna e dipende dalla direzione puntata. Va
anche osservato che la radiosorgente genera una densità di flusso S, di cui Sm è quella
componente con la stessa polarizzazione dell’antenna: solo questa parte di S darà
contributo alla potenza che verrà rilevata all’uscita, quindi ae è riferita a questa sola
componente. Nel caso di radiazione polarizzata casualmente si ha :
21
Sm =
S
2
 W 
 Hz ⋅ m 2 
(2.2)
E’ possibile definire la sensibilità anche in termini di temperatura di sistema,
rendendo così più semplici le informazioni da trattare. Per far questo è necessario
sostituire l’antenna con una resistenza fittizia ed applicare la relazione di Nyquist:
p = k ⋅ Ta
[W Hz]
(2.3)
[ ]
dove k = 138
. ⋅ 10 −23 J K rappresenta la costante di Boltzmann, mentre Ta, detta
temperatura d’antenna, indica la temperatura equivalente di rumore del resistore
fittizio. Uguagliando la potenza ricevuta dall’antenna (2.1) con quella generata dal
resistore (2.3) si ottiene:
Ta =
Sm ⋅ a e
k
[ K]
(2.4)
Bisogna sottolineare che questa grandezza non rappresenta la reale temperatura fisica
dell’antenna, ma soltanto l’equivalente di un livello di potenza per unità di banda. In
aggiunta al contributo della temperatura di rumore d’antenna, bisogna considerare
quello della temperatura di rumore del ricevitore TRX, causata dalla rumorosità degli
elementi circuitali all’interno del ricevitore stesso. E’ importante che, qualora sia
significativo, in TRX va considerato anche il contributo di un eventuale cavo di
collegamento con l’antenna (Figura 2.1). Il procedimento con il quale si ottiene il
valore di TRX è il medesimo con il quale si è ricavata la temperatura equivalente di
antenna.
22
TRX
Ta
Ricevitore
Linea di trasmissione
TSY
Figura 2.1: Rappresentazione della TRX.
Nello stesso modo la temperatura d’antenna non considera solo il contributo
dell’antenna, ma anche quelli dovuti al cielo e al terreno.
La temperatura equivalente di rumore dell’intero sistema antenna-ricevitore TSYS è
definita da:
TSYS = Ta + TRX
(2.5)
E’ possibile ora definire la sensibilità di un radiotelescopio come la minima
variazione di temperatura equivalente di rumore rilevabile dallo strumento:
∆Tmin =
k s ⋅ TSYS
B⋅ τ
[ K]
(2.6)
dove ks è una costante (adimensionale) di sensibilità con valore compreso tra 0.6 e 2
a seconda del radiotelescopio e del tipo di osservazione (in particolare ks=1 se il
sistema considerato ha banda passante rettangolare). Il parametro B rappresenta la
banda del segnale e τ il tempo di integrazione, cioè il tempo di osservazione della
radiosorgente.
Volendo indicare la stessa grandezza in termini di minima densità di flusso
rilevabile, ricordando la (2.2) e la (2.4), dalla (2.6) si ottiene:
∆S min =
2 k ⋅ ∆Tmin 2 k ⋅ k s ⋅ TSYS
=
ae
ae ⋅ B⋅ τ
[Jy]
(2.7)
23
con ovvio significato dei simboli ivi espressi. L’unità di misura utilizzata è il Jansky
[Jy], dall’omonimo ricercatore Karl Jansky. Per paragonare la grandezza introdotta
con le altre unità di misura si ricorre alla seguente equivalenza:
1Jy ⇔ 10 − 26
W
Hz ⋅ m 2
2.1.2 Risoluzione
Per risoluzione di un radiotelescopio si intende la minima distanza angolare alla
quale due sorgenti radio devono trovarsi per poter essere distinte e non essere rilevate
dallo strumento come un’unica entità. Per dare una definizione analitica di
risoluzione, è prima opportuno introdurre alcuni concetti basilari sulle antenne in
genere, che renderanno più chiaro il concetto di area efficace sopra introdotto.
Con riferimento ad un sistema di coordinate polari ( r, θ, ϕ ) , si definiscono le seguenti
funzioni :
• potenza irradiata per unità di superficie = p( r , θ, ϕ ) =
• funzione direttività di antenna = d (θ, ϕ ) =
dove PT
dPT
dS
p( r , θ, ϕ )
PT 4 ⋅ π ⋅ r 2
rappresenta la potenza totale trasmessa da un’antenna e dS
indica la
porzione infinitesima di superficie sferica contenente l’antenna. Ne segue che la
quantità
PT 4 ⋅ π ⋅ r 2 rappresenta la potenza media attiva irradiata attraverso la
superficie sferica di raggio r. Per il teorema di reciprocità vale un discorso del tutto
analogo per le antenne riceventi, in questo caso la potenza sarà quella ricevuta.
Ora è possibile definire la funzione area efficace come:
a e (θ, ϕ ) = ( λ2 4 ⋅ π ) ⋅ d (θ, ϕ )
24
(2.8)
Si noti come la funzione area efficace dipenda dalla direzione di puntamento, dalla
lunghezza d’onda e sia espressa in metri quadrati. Nella direzione (θ M , ϕ M ) che
massimizza d, e quindi anche ae, si definiscono:
direttività = D = d (θ M , ϕ M )
area efficace = Ae = a e (θ M , ϕ M )
In condizioni ideali di antenna ricevente con rendimento unitario, adattata e senza
perdite di polarizzazione, la funzione area efficace rappresenta la costante di
proporzionalità tra la potenza ricevuta e la densità del campo elettromagnetico
incidente l’antenna, come visto nella (2.1).
Si introduca ora la funzione radiazione espressa in coordinate polari come:
f (θ , ϕ ) =
a e (θ , ϕ )
=
Ae
d (θ , ϕ )
D
(2.9)
La funzione di radiazione rappresenta il comportamento dello strumento su una
superficie tridimensionale che, sezionata con dei piani secanti, permette di ottenere i
diagrammi di radiazione. In ambito radioastronomico è maggiormente diffuso
l’impiego del diagramma di potenza (detto anche diagramma di fascio), ricavato
tramite l’elevamento a potenza del diagramma di radiazione, come mostrato in
Figura 2.2. Per avere buona risoluzione è importante che il lobo principale sia stretto,
quindi molto direttivo, e che i lobi secondari non ricevano una quantità di potenza di
radiazione troppo elevata, in quanto si avrebbe una perdita d’informazione sulla
posizione della radiosorgente.
La risoluzione è per convenzione identificata tramite l’ampiezza angolare del lobo
principale a metà potenza HPBW (Half Power Beam Width):
HPBW ≅ BWFN 2
(2.10)
25
dove BWFN (Beam width between First Nulls) è la distanza angolare tra i primi nulli
del diagramma di radiazione adiacenti al lobo principale.
Figura 2.2: Diagramma di campo e di potenza in coordinate polari.
Questa quantità è anche proporzionale al rapporto tra la lunghezza d’onda di lavoro
del radiotelescopio e le dimensioni dello strumento stesso:
HPBW ∝ λ d 0
(2.11)
2.1.3 Perdita di coerenza
Si analizzi ora il problema relativo alla perdita di coerenza e al tempo di ritardo
presenti su una schiera di antenne. Questo problema non si presenterebbe nel caso in
cui
il fronte d’onda, proveniente dalla sorgente radioastronomica, incidesse
perpendicolarmente sul piano formato dalla schiera di antenne. In generale questo
non accade: il fronte d’onda incide il piano ideale con un angolo δ, per cui sarà
necessario prendere opportuni accorgimenti, tali per cui il ritardo introdotto dal
diverso tragitto percorso dalle onde radio in aria sia compensato. Il modo migliore
per risolvere questo problema sarebbe quello di introdurre ritardi variabili che
riescano a compensare i diversi tempi di acquisizione del fronte d’onda da parte delle
26
antenne. Tale operazione è in generale molto difficile da implementare sia via
software (ad esempio utilizzando pipeline dedicate) sia via hardware (con l’utilizzo
di spezzoni variabili di cavo coassiale) inseribili al variare dell’angolo d’incidenza
dell’onda sulla schiera di antenne. Chiamando ∆ la perdita di coerenza, B la banda
del segnale che si sta osservando e ∆t la differenza temporale con la quale l’onda
radio raggiunge i diversi elementi dell’array, si ha che:
∆ =1−
sin(π ⋅ B ⋅ ∆t )
π ⋅ B ⋅ ∆t
(2.12)
Data l’impossibilità di avere un numero infinito di ritardi disponibili, si affianca alla
compensazione del tempo di ritardo, la compensazione della fase. In questo modo è
possibile effettuare una prima compensazione, più grossolana, in tempo e
successivamente una seconda compensazione, più fine, in fase. Se il ritardo da
compensare fosse di 3.5 volte la lunghezza d’onda λ, ma si disponesse di un ritardo
pari a 3λ, si potrebbe poi compensare la mezza lunghezza d’onda rimanente con uno
sfasamento di 180°. Non sempre è però possibile disporre di ritardi che compensino
esattamente il numero di lunghezze d’onda richieste e di conseguenza si è disposti ad
accettare una perdita di coerenza per l’impossibilità materiale di gestire un numero
elevatissimo di combinazione di ritardi. Nel caso della Croce del Nord, ad esempio,
ci si accontenta di introdurre ritardi tra canale e canale, mentre si utilizza solo un
rifasamento tra antenne all’interno dello stesso canale. Per fare qualche esempio
numerico, consideriamo cosa comporta tale scelta all’interno di un singolo canale del
ramo Nord-Sud del radiotelescopio di Medicina. Come mostrato in Figura 2.3,
questo è composto da una schiera lineare di antenne inclinabili di un angolo δ
compreso tra ±45°. Sono inoltre messe in evidenza la distanza tra le antenne più
lontane ∆D e il cammino aggiuntivo ∆L che il fronte d’onda deve percorrere a causa
della sua inclinazione rispetto alla perpendicolare alla schiera . Ora il problema
diventa prettamente fisico e geometrico. Partendo da quest’ultimo, si ha che:
27
∆L = ∆D ⋅ cos(90° − δ ) = ∆D ⋅ sinδ
(2.13)
Considerando il caso peggiore, cioè δ = ±45° , otteniamo:
∆L = ∆D ⋅ cos(90° − 45°) = ∆D ⋅ cos(45°) = ∆D ⋅ sin (45°) = ∆D ⋅
2
2
(2.14)
Figura 2.3: Singolo canale del ramo Nord-Sud.
Terminato il problema geometrico, cioè determinare quanto spazio percorre in più il
fronte d’onda rispetto alla prima antenna, si consideri il problema fisico, cioè quanto
tempo impiega a percorrere tale spazio aggiuntivo. Risulta:
∆t =
∆L
c
(2.15)
dove c = 3×108 m/sec rappresenta la velocità con cui l’onda percorre lo spazio ∆L
che, essendo aria, può essere approssimata come velocità della luce nel vuoto.
28
Dalla (2.14) e (2.15) si ottiene:
∆D
∆t =
∆L
∆L
2
=
=
=
8
c
3 ⋅ 10
3 ⋅ 10 8
∆D
2 ⋅ 0.3
⋅ 10 −9
[sec]
(2.16)
Avendo scelto di non compensare i ritardi all’interno dello stesso canale e
considerando che la distanza ∆D tra un’antenna e l’altra è pari a 10m diventa
semplice calcolare la perdita di coerenza in funzione della banda utilizzata.
La Tabella 2.1 è stata realizzata considerando le attuali condizioni della Croce del
Nord che utilizza una banda B = 2.7MHz e quelle che si vorranno utilizzare nel
futuro aggiornamento in prospettiva SKA (B = 5MHz).
Tabella 2.1: Rappresentazione dei tempi di ritardo di ogni singola antenna rispatto all’antenna
di riferimento di un singolo canale del ramo Nord-Sud.
Si nota immediatamente che l’aumentare della banda del segnale porta ad un
aumento della perdita di coerenza e valori di tale grandezza, che fino ad ora erano
tollerati, diventano inaccettabili soprattutto considerando che in futuro saranno
richieste bande sempre maggiori. Questo fenomeno è comprensibile se si pensa che
lo sfasamento può essere significativo nell’intorno di una frequenza, ma non
sicuramente a larga banda. L’aumento di banda del segnale rende quindi necessaria
29
una compensazione del ritardo in tempo e non in fase in quanto ci si allontana
sempre di più dall’ipotesi di segnale monocromatico. Alcune soluzioni per il futuro
sembrano prendere in considerazione anche strade alternative, come ad esempio
l’utilizzo di filtri che suddividendo la banda del segnale in piccole sottobande ,
riducono gli effetti negativi del fenomeno pur conservando i vantaggi di una maggior
banda complessiva.
2.2 Proposte per SKA
In questo paragrafo si riassumono le principali soluzioni proposte a livello
internazionale per lo studio e la realizzazione del prototipo SKA, un nuovo
radiotelescopio che offrirà più di un milione di metri quadrati di area collettrice e
risolverà parecchi interrogativi ancora aperti nel mondo della radioastronomia.
L’aumento di area collettrice porterà un notevole innalzamento della sensibilità e
permetterà di soddisfare la richiesta di un rapporto tra area efficace e temperatura di
sistema pari a 104 m2/K.
La comunità radioastronomica internazionale ha creato un consorzio, chiamato Large
Telescope Working Group, per cercare di indirizzare gli sforzi di tutte le nazioni
partecipanti verso un obiettivo comune, al quale, molte organizzazioni di diversi
paesi hanno già aderito condividendo ricerche e sviluppi tecnologici per la
realizzazione di tale progetto.
Una delle peculiarità più interessanti di questo nuovo radiotelescopio sarà l’idea di
utilizzo
in
modalità
“multi-user”.
Più
utenti
potranno
infatti
lavorare
simultaneamente e osservare differenti porzioni del cielo alla frequenza desiderata o
effettuare contemporaneamente osservazioni a frequenze diverse.
Un’altra importante caratteristica di SKA è la distribuzione dell’intera area collettrice
su un ampio numero di stazioni in modo da ottenere, oltre all’elevata sensibilità,
anche un’ottima risoluzione dovuta alle dimensioni della schiera complessiva delle
stazioni. Dalla Tabella 2.2, che descrive le prestazioni richieste dal nuovo
radiotelescopio SKA, è possibile capire come le esigenze teoriche entrino in
contrasto con i problemi realizzativi di una struttura di questo tipo. Durante le
30
riunioni di aggiornamento sui progressi tecnologici e scientifici raggiunti dalle
singole nazioni, sono iniziati a sorgere alcuni dubbi sulla possibilità di realizzare un
ricevitore in grado di lavorare in un range di frequenze così ampio. Ecco perché è
stato proposto di suddividere la banda totale in tre fasce, ognuna delle quali coperta
da un diverso ricevitore. Probabilmente con il progredire dei lavori ci saranno
ulteriori problematiche da affrontare, ma questo risulta purtroppo inevitabile in
progetti di tali dimensioni.
Aeff / Tsys
2 x 104 m2/K
Total Frequency Range
0.15-20 GHz
Imaging Field of View
1 square deg. @ 1.4GHz
Number of Instantaneous Pencil Beams
100
Maximum Primary Beam Separation
low frequency
100 deg.
high frequency
1 deg. @ 1.4GHz
Angular Resolution
0.1 arcsec @ 1.4GHz
Surface Brightness Sensitivity
1K @ 0.1 arcsec
Numbers of spectral Channels
104
Number of Simultaneos Frequency Bands
Imaging Dynamic Range
Polarization Purity
2
106 @ 1.4GHz
-40 dB
Tabella 2.2: Prestazioni richieste dal nuovo radiotelescopio SKA
Oltre agli aspetti tecnologici è importante porre l’accento sul principale obiettivo di
SKA: migliorare la ricerca in ambito radioastronomico. Alcuni dei principali risultati
che si otterranno, grazie alle potenzialità offerte dal nuovo strumento di lavoro,
saranno infatti:
1. possibilità di analisi della formazione delle stelle tramite lo studio delle
emissioni di particelle H, I, e CO;
31
2. studio
dei
fenomeni
magnetici:
in
particolare
della
distribuzione,
dell’orientamento e della forza dei campi magnetici presenti in altre galassie;
3. analisi dei campi gravitazionali e dell’evoluzione dei buchi neri. Grazie alla
maggior sensibilità di SKA sarà infatti possibile captare segnali che gli attuali
strumenti radioastronomici non riescono a rilevare;
4. realizzazione di una mappa della Via Lattea e delle galassie vicine più
dettagliata rispetto a quelle attuali;
5. studio dei detriti stellari presenti nel sistema solare che potrebbero essere
pericolosi nel caso di impatto con il nostro pianeta. Le alte frequenze fornite
da SKA renderanno possibile una migliore definizione degli oggetti studiati.
2.2.1 Soluzione australiana con Lune di Luneburg
Il CSIRO (Commonwealth Scientific & Industrial Research Organization) ha
proposto lo studio e lo sviluppo di antenne sferiche, anche conosciute come lune di
Luneburg. Anche se in ambito commerciale e militare l’utilizzo di queste antenne
non è una novità, i ricercatori australiani sono i primi a proporle in campo
radioastronomico. Le lune di Lunenburg, vere e proprie lenti sferiche, hanno la
proprietà di posizionare il fuoco sia sulla loro superficie che all’esterno della stessa, a
seconda della frequenza di lavoro e del valore dell’indice di rifrazione del materiale
realizzativo. Una struttura con queste caratteristiche permette quindi una completa
visione del cielo tramite un unico strumento. I problemi risiedono nel ricevitore. La
posizione del fuoco, infatti, si sposta al variare della frequenza e di conseguenza è
necessario che anche l’apparato ricevente sia dotato di un sistema in grado di
seguirne gli spostamenti. Rendendo mobile il ricevitore non si è però risolto
completamente il problema, in quanto si continua a ricevere un solo fascio per lente.
Sarebbe necessario installare più ricevitori per ogni lente, ognuno dei quali
funzionante in una diversa banda di frequenza e situato in posizione tale da ricevere
32
il segnale alla frequenza utile. Questo sistema, così modificato, diventerebbe
notevolmente più costoso del precedente. Bisogna quindi valutare attentamente i
vantaggi apportati in funzione dell’aumento dei costi introdotti. Altri svantaggi sono
dovuti alle alte perdite a radiofrequenza e all’elevato peso della struttura
complessiva. In Figura 2.4 si riporta l’immagine di come sarà disposta la schiera del
prototipo formato dalle lune di Luneburg.
Figura 2.4: Schiera di antenne formata dalle lune di Luneburg.
2.2.2 Soluzione australiana con riflettori cilindrico-parabolici
Un’altra soluzione proposta dagli australiani e sostenuta da un consorzio formato
dall’università di Sidney, è quella di realizzare SKA per mezzo di ricevitori
cilindrico-parabolici dalle dimensioni relativamente ridotte (111m x 15m).
Tale scelta non è casuale, ma si basa su strutture già esistenti. A Molonglo è infatti
già presente un riflettore cilindrico-parabolico, simile al ramo Est-Ovest del
radiotelescopio Croce del Nord di Medicina, sul quale i ricercatori australiani hanno
intenzione di sperimentare tutte le tecnologie che poi riverseranno sul prototipo SKA
(Figura 2.5). Questo permetterebbe loro di utilizzare i fondi ricevuti solo
nell’upgrade della struttura già esistente, ottenendo una notevole riduzione dei costi
complessivi.
33
Figura 2.5: Riflettore cilindtico-parabolico di Molongo
2.2.3 Soluzione cinese
Il modello SKA proposto dal BAO (Beijing Astronomical Observatory) consiste in
una schiera di 30 riflettori sferici, ognuno dei quali avente un diametro pari a 200
metri. Date le dimensioni di queste strutture è necessario studiare attentamente la
posizione geografica più idonea alla disposizione delle singole antenne. A questo
proposito è stata creata la mappa di una zona della Cina rinominata KARST
(Kilometre-square Area Radio Synthesis Telescope), ricca di conche naturali.
All’interno di una di queste conche è stato proposto di realizzare un primo prototipo
denominato FAST (Five hundred meter Aperture Spherical Telescope) con apertura
sferica pari a 500 metri (Figura 2.6).
Il suo funzionamento si basa sul principio secondo il quale una
porzione
sufficientemente piccola di superficie sferica si differenzia di poco da una superficie
parabolica, della quale continuano ad essere valide le proprietà. Quindi, pur avendo a
disposizione una semisfera di diametro molto grande, la parte illuminata è solo una
piccola porzione di essa che, inoltre, deve essere continuamente modificata per
rendere possibile l’inseguimento della radiosorgente. Date le sue dimensioni: 500
metri di apertura sferica e 300 metri di diametro, FAST potrebbe divenire il più
grande radiotelescopio a singolo piatto esistente.
34
Figura 2.6: Rappresentazione del prototipo cinese FAST
2.2.4 Soluzione statunitense
La proposta statunitense per SKA è chiamata ATA (Allan Telescope Array) e nasce
da un progetto comune tra la SETI (Search for Extra Terrestrial Intelligence) ed il
laboratorio di radioastronomia dell’università di Barkeley. Il primo prototipo
proposto si basa su una schiera di sette antenne paraboliche (Figura 2.7) e su un
software limitato alle esigenze di un array di tale dimensioni. L’idea è quella di
riuscire a realizzare una struttura che abbia un’area collettrice paragonabile a quella
di un’unica antenna parabolica di diametro paria a 100 metri.
Figura 2.7: Rappresentazione del prototipo statunitense ATA
35
In questo modo sarebbe possibile ottenere un sistema altamente integrabile anche a
livello commerciale, viste le ridotte dimensioni delle singole antenne, quindi
finanziabile anche con una parte di fondi privati.
L’inconveniente maggiore dei riflettori parabolici in ambito radioastronomico è la
possibilità di osservare il cielo solo nella limitata porzione puntata dalle antenne.
Anche nell’eventualità si realizzassero sistemi meccanici di puntamento che
rendessero sincrono il movimento di tutte le antenne, si arriverebbe al massimo
all’inseguimento della radiosorgente nel cielo; questo non significherebbe puntare
contemporaneamente in due direzioni distinte e quindi avere una visione più ampia
del cielo.
2.2.5 Soluzione canadese
Il progetto canadese si basa sugli studi condotti dal NRCA (National Research
Council of Astrophysics) per sviluppare un phased-array aereo chiamato LAR (Large
Adaptive Reflector). Come mostrato in Figura 2.8 la struttura è formata da più sotto
sezioni: un gruppo di piani focali predisposti a terra e un grande phased-array
sospeso in aria grazie alla presenza di una piattaforma aerostatica.
Figura 2.8: Rappresentazione prototipo canadese LAR
36
Il riflettore principale è formato da una serie di pannelli, regolabili tramite controlli
elettronici, che permettono di ottenere una superficie complessiva di forma circolare
per un totale di circa 31.000 metri quadrati. Il ricevitore si trova invece nel fuoco a
500 metri di altezza. Grazie alla presenza della struttura aerea, composta da un
pallone aerostatico riempito di elio e da due o più tiranti che tengono in equilibrio il
phased-array, è possibile posizionare il ricevitore esattamente nel fuoco e mantenerlo
in equilibrio nella posizione scelta. Qualsiasi aggiustamento di posizione avviene
tramite dei verricelli che modificano la posizione dell’intera struttura aerea. A livello
teorico tale sistema offre indubbiamente un’ampia copertura del cielo, anche se
rimane il problema di una sola direzione di puntamento. Desta comunque perplessità
l’aspetto realizzativo dell’intera struttura aerostatica.
2.2.6 Soluzione olandese
Il modello olandese è uno dei progetti più avanzati a livello europeo in quanto, già
dalla metà degli anni ’90, sono stati compiuti studi per la realizzazione di un
prototipo che potesse dare risposte concrete ad alcune domande poste dal progetto
SKA. Attualmente l’istituto di ricerca NFRA (Netherlands Foundation for Research
in Astronomy) è arrivato a proporre il progetto THEA (Thousand Element Array)
passando
attraverso l’esperienza di altri due progetti sperimentali come: AAD
(Adaptive Antenna Demonstrator) e OSMA (One Square Meter Array).
In Figura 2.9 si mostra la struttura di una singolòa antenna del primo prototipo di
THEA composto da quattro piastrelle, anziché dalle sedici del progetto finale.
I primi studi sono stati effettuati prevalentemente sul comportamento dell’antenna
AAD per capirne il funzionamento anche nei confronti delle interferenze. I risultati
di questi test sono stati resi noti nel 1997, anno in cui si è considerato concluso il
progetto AAD. L’esperienza acquisita è stata poi immediatamente riversata in un
secondo progetto (OSMA), nel quale 64 antenne AAD sono state collegate tra loro
formando un unico array capace di visualizzare un doppio fascio di puntamento
guidato digitalmente. Questa seconda fase del progetto è terminata nel 1999, anno in
cui è iniziato lo studio delle antenne e del software necessario per un sistema di
37
dimensioni notevolmente superiori. Ecco come è nata l’idea del prototipo THEA,
all’interno del quale ben 1024 antenne permetteranno di guidare diversi fasci in
modo digitale.
Figura 2.9: Rappresentazione Singola Antenna prototipo olandese THEA
38
CAPITOLO III
B.E.S.T.
Basic Element for SKA Training
3.1 Introduzione
L’istituto di Radioastronomia di Medicina intende partecipare allo SKA mettendo in
gioco l’esperienza che potrebbe acquisire dall’up-grade del radiotelescopio “Croce
del Nord”. Come visto nel precedente capitolo, le soluzioni tuttora in via di sviluppo
proposte dai vari paesi partecipanti al progetto hanno in comune l’utilizzo di tecniche
intrferometriche per ottenere alte risoluzioni e strutture meccaniche economiche e
modulari. Questo porta inevitabilmente ad una struttura ad array in due dimensioni,
con tutte le problematiche che questo comporta in termini di:
• ritardo e sfasamento tra i singoli elementi,
• trasporto ed elaborazione dati,
• calibrazione,
• realizzazione di algoritmi di beamforming e reiezione alle interferenze.
L’upgrade della Croce del Nord può dare contributi direttamente applicabili allo
SKA in quanto questo strumento è già un array in due dimensioni esistente e
funzionante, su cui si possono realizzare direttamente le sperimentazioni necessarie a
risolvere in dettaglio problemi come:
• l’impiego di fibre ottiche in array di antenne,
• l’uso di un grande numero di front-end e la loro implementazione,
39
• realizzazione di phase-shifter programmabili per il beamforming,
•
algoritmi di null beam steering per ridurre le interferenze.
Non essendo possibili modifiche meccaniche, la risoluzione della Croce del Nord
non potrà aumentare, mentre sarà notevole l’incremento di sensibilità. Riportando la
formula 2.6 si può notare come migliorare la sensibilità diminuendo la ∆Tmin:
∆Tmin =
k S ⋅ TSYS
B ⋅τ
• abbassando la TSYS , dove TSYS = Ta + TRX , quindi abbassando TRX mediante
l’uso di ricevitori poco rumorosi;
• aumentando la banda B di ricezione, quindi modificando il filtraggio del
segnale acquisito dall’antenna, purché si provveda ad un’adeguata reiezione
alle interferenze; altra soluzione è commutare tra diversi ricevitori operante
ciascuno a banda stretta, ma a frequenze diverse;
• aumentando il tempo di transito τ eseguendo un tracking più spinto.
Di seguito descriveremo quindi BEST (Basic Element for the SKA Training), la
proposta italiana al progetto SKA, focalizzando l’attenzione sui nuovi dispositivi
digitali che permettono l’utilizzo di algoritmi per il beamforming, l’adaptive
beamforming e il multibeaming.
3.2 Beamforming
L’idea di realizzare beamforming mediante l’utilizzo di dispositivi digitali come
convertitori analogico digitali ad alta velocità e Digital Down Converters, risiede nel
minor costo e nella maggior affidabilità dovuta al loro impiego rispetto ai metodi
analogici tradizionalmente utilizzati finora. I metodi utilizzati per fare del
beamforming sono fondanmentalmente due:
40
•
time delay: essenzialmente basato sull’aggiunta di ritardi temporali
indipendentemente dalla frequenza di lavoro o dalla banda passante del
radiotelescopio. Tale soluzione è di difficile implementazione sia in
campo analogico che in campo digitale, perciò viene utilizzata solo
quando strettamente necessario, come nel caso di schiere di antenne di
notevole dimensione o di bande passanti elevate;
•
phase shift: anziché aggiungere un ritardo temporale, si agisce
direttamente sulla fase dei segnali ricevuti. Tale soluzione, seppure di
facile implementazione, presenta lo svantaggio di una limitazione alla
banda del segnale e alla dimensione della schiera .
Si evidenzia che la scelta della tecnica da utilizzare nasce dal compromesso tra la
complessità del sistema di rifasamento e la perdita di coerenza che si è disposti ad
accettare.
Si consideri un array lineare di N elementi (Figura 3.1, N=8) equispaziati tra loro alla
distanza d, sul quale incide un fronte d’onda con angolo di incidenza α.
Figura 3.1: Schema di Arrivo di un Fronte d’Onda su un Array di 8 Elementi
Considerando il primo elemento dell’array, elemento 1, come elemento di
riferimento, il segnale ricevuto può essere rappresentato come ritardo temporale dal
41
segnale di riferimento. Il ritardo temporale dell’elemento n-esimo è dato
dall’espressione:
∆t =
( n − 1) ⋅ d ⋅ sinα
c
(3.1)
dove c = 3 x 108 m/sec indica la velocità della luce.
Introducendo opportuni ritardi si è quindi in grado di ripristinare la coerenza del
segnale ricevuto. Inoltre, grazie all’utilizzo di specifici coefficienti complessi wn
chiamati pesi (w=[w0 w1 ... wN-1 ]T), è possibile direzionare il fascio principale in
direzione del segnale utile ed i nulli del diagramma di radiazione in direzione degli
interferenti (Figura 3.2). Tale diagramma si ottiene eseguendo la FFT (Fast Fourier
Transform) dei pesi wn, ed è dato dall’espressione:
N
S( α ) = ∑ w n e
j(
2π
nd sinα )
λ
n =1
dove λ rappresenta la lunghezza d’onda in metri del segnale ricevuto dall’array.
Figura 3.2: Schema a Blocchi Beamformer Analogico
42
(3.2)
Lo schema a blocchi di Figura 3.3 rappresenta la struttura di un beamformer digitale.
Il segnale a radio frequenza RF ricevuto dall’antenna viene prima convertito ad uno
stadio a frequenza intermedia IF e poi digitalizzato grazie a convertitori anologico
digitali. I campioni così ottenuti vengono passati ad un DDC che ne produce una
versione complessa in banda base. Dalla computazione tra il segnale in uscita dal
DDC e le componenti n-esime del vettore dei pesi w, ottenute da una CPU esterna,
dipende la direzione di puntamento del diagramma di radiazione.
Figura 3.3: Schema a Blocchi Beamformer Digitale
3.3 Adaptive Beamforming
Il concetto di adaptive beamforming non si distacca molto da quello di beamforming
classico, anzi si può considerare come la sua naturale evoluzione. Se il beamforming
ha dei limiti legati alla possibilità di eliminare o ridurre solamente segnali interferenti
43
statici, l’adaptive beamforming è in grado di adattarsi alle sorgenti interferenti in
movimento. Ciò è possibile grazie ad un calcolo del vettore dei pesi non più statico,
ma dinamico, grazie a particolari algoritmi di calcolo predisposti. Fino ad ora sono
state adottate tecniche analogiche a livello di radio frequenza, ma attualmente la
ricerca si sta orientando verso l’adaptive beamforming digitale (software radio
architecture). Il maggior vantaggio di questo cambiamento risiede nella maggior
flessibilità del sistema, in quanto la modifica degli algoritmi di calcolo richiede
solamente interventi di tipo software e non più di tipo hardware. Un esempio del
sistema che si vuole realizzare è schematizzato in Figura 3.4:
Figura 3.4: Schema a Blocchi Adaptive Beamformer Digitale
3.4 Multibeaming
Per quanto concerne il concetto di multibeaming ci sono ancora alcuni punti in
sospeso. E’ per l’appunto in fase di studio uno standard che sia accettato da tutte le
nazioni partecipanti allo SKA. Attualmente (ISAC comments, Novembre 2002) ne
44
sono accettate due definizioni:
⇒ multibeaming: formazione multipla dei beams all’interno dello stesso fascio FOV
(Field Of View) (Figura 3.5), che può essere ottenuta:
a) on line: grazie all’utilizzo di beamformer digitali o analigici,
b) off line: grazie all’utilizzo di correlatori, chiamati sintetizzatori di beams.
Figura 3.5: FOV singolo
⇒ multibeaming (multiple field of view): formazione multipla di beams all’interno
di più FOV simultanei che spaziano il cielo (Figura 3.6).
45
Figura 3.6: FOV multiplo
3.5 Possibile Architettura di BEST
Il primo obiettivo che si vuole raggiungere è la realizzazione di un prototipo di
ricevitore, su un piccolo numero di linee focali (massimo 8 su un totale di 64) del
ramo NS (Figura 3.7), che possa fornire informazioni utili con una spesa contenuta,
per poi ampliare il progetto su tutto il ramo NS, ed eventualmente su tutta la Croce
del Nord, nel caso che le indicazioni fornite dai primi esperimenti concordino con i
risultati attesi.
Le tre configurazioni possibili per ogni antenna sono:
• 4 ricevitori
(per un totale di 64x4=256 ricevitori, 256 calate),
• 4 gruppi di due ricevitori
(per un totale di 64x8=512 ricevitori, 256 calate),
• 8 ricevitori
(per un totale di 64x8=512 ricevitori, 512 calate).
Le principali differenze tra queste soluzioni riguardano: l’architettura e la formazione
dei fasci di puntamento, anche se concettualmente eseguono operazioni molto simili
tra loro. In particolare nelle Figure 3.8 e 3.10 si ha un beamforming completamente
46
software, mentre nello schema di figura 3.9 è presente un primo beamforming
analogico a livello RF seguito da un adaptive beamforming software. Il vantaggio di
queste tre configurazioni sta nel fatto che la parte digitale, che inizia con i
convertitori A/D e arriva sino al cluster di PC, non cambia da uno schema all’altro.
Figura 3.7: Panoramica per BEST
Figura 3.8: Schema a 4 Ricevitori
47
Figura 3.9: Schema a 4 gruppi di 2 Ricevitori
Figura 3.10: Schema a 8 Ricevitori
48
Il primo blocco digitale è quello formato dai convertitori analogico digitali, i quali
convertono il segnale analogico proveniente dai mixer (quindi ad una frequenza IF di
30MHz) in un segnale digitale avente 14 bit per campione. Successivamente tale
segnale entra nel blocco DDC per essere portato in banda base e decimato grazie a
dei dispositivi (blocchi M in Figura 3.11) che riducono la bit-rate d’ingresso di un
fattore M, trasmettendo un bit ogni M ricevuti.
Figura 3.11: Schema a Blocchi DDC
I dati in uscita dal DDC sono trasferiti al cluster di PC tramite collegamenti in fibra
ottica commerciali, quindi a basso costo ed elevata standardizzazione. La parte
terminale della catena è formata dai computer, sui quali ricade l’onere di analizzare,
elaborare ed immagazzinare l’enorme quantità dei dati provenienti dai ricevitori.
Tutti i dispositivi presentati in questi schemi sono attualmente in studio presso i
laboratori dell’Istituto di Radio Astronomia di Medicina. Indipendentemente dal tipo
di architettura scelta, sarà necessaria una compensazione del ritardo dovuto al
diverso istante di arrivo del fronte d’onda alle singole linee focali delle antenne
presenti nella schiera. Le possibili soluzioni alle quali si sta lavorando sono:
• time beamforming: si utilizzano delle memorie FIFO (First In First Out) per la
regolazione grossolana del ritardo, agendo poi sulla fase del segnale per
regolazioni di precisione (Figura 3.12).
49
Figura 3.12: Esempio di Time Beamforming
• frequency beamformer: al posto della minimizzazione di ∆t si agisce sulla
banda B del segnale. Ricordando la formula 2.12 , la perdita di coerenza risulta
funzione del prodotto B·∆t. Risulta pertanto possibile dividere la banda in tante
piccole sotto bande tramite l’utilizzo di banchi di filtri polifase. Grazie alla loro
elevata selettività è possibile lavorare su piccole bande riducendo la perdita di
coerenza senza però andare a degradare le caratteristiche complessive del
sistema (Figura 3.13).
50
Figura 3.13: Esempio di Frequency Beamformer
3.6 Sistema Software
Dalle più recenti riunioni del gruppo di lavoro SKA dell’IRA è emerso che la parte
più critica del progetto (mostrato nel suo insieme in Figura 3.14) risiede nella
gestione della rete di calcolatori destinati all’elaborazione dei dati provenienti dalle
antenne. Per tale ragione sono stati effettuati alcuni test comparativi tra le attuali
tecnologie disponibili. Si è stimato che per gestire un singolo fascio di BEST saranno
necessarie circa 400 × 106 operazioni al secondo. Infatti, considerando una
configurazione con 4 ricevitori per cilindro (Figura 3.8), per la formazione di un
singolo fascio occorreranno:
• 16 moltiplicazioni per sample,
• 8 somme per sample,
• 6 somme → 2(Nricevitori - 1),
51
per ogni cilindro (Figura 3.15).
Figura 3.14: Schema a Blocchi Progetto BEST
Figura 3.15: Operazioni di Beamforming per ogni ricevitore.
52
Considerando che ogni operazione è effettuata a 5MS/s, segue che verranno eseguite
150 × 106 operazioni al secondo per ogni fascio. A queste occorre sommare le circa
20 × 106 di operazioni dovute all’analisi del segnale in total power e le operazioni
richieste dalla FFT considerando NS = 512 canali spettrali:
FFT = 5Bw log2NS
Nel caso in esame la larghezza di banda Bw è di 5MHz per cui:
FFT = 5 ⋅ 5 × 10 6 ⋅ 9 = 225 × 10 6 operazioni al secondo per fascio.
Risultano per cui (225+20+150)E6 = 195E6 operazioni al secondo per fascio.
Non è stato ovviamente possibile allestire una rete di calcolatori in grado di simulare
l’intero sistema, ma sono stati effettuati alcuni test che hanno fornito ugualmente
informazioni di grande utilità. Per garantire uniformità ai test è stata utilizzata la
medesima scheda di trasferimento su entrambe i due sistemi di calcolo tester. La
scelta è caduta su una scheda di rete Gigabit Ethernet, in quanto la sua elevata
commercializzazione
sul
mercato
garantisce
apparecchiature
relativamente
economiche e modulari. Il primo sistema di calcolo si basa su MAR5P (MK5) con
scheda madre double PCI a 64 bit. Il secondo sistema è invece basato su un PC
commerciale (Titan - PIV 2GHz) con scheda madre standard. I test sono stati
effettuati tramite l’impiego di un software di simulazione in grado di trasferire
pacchetti ad intervalli regolabili con un protocollo di trasferimento prestabilito. Nel
caso in questione si è scelto di confrontare i protocolli UDP (User Datagram
Protocol) e TCP (Transport Control Protocol).
I risultati ottenuti sono graficati nelle Figure 3.16 e 3.17, nelle quali si vuole
esprimere la bit-rate del sistema in funzione del “wait time”, ovvero del tempo di
ritardo tra la trasmissione di due pacchetti consecutivi. Si noti l’esistenza di un limite
inferiore per il wait time al di sotto del quale il sistema entra in saturazione. Per
quanto concerne il protocollo UDP il test di trasferimento è stato effettuato
53
bidirezionalmente: da Titan a MK5 (linea blu) e da MK5 a Titan (linea rossa), per
capire quale dei due sistemi fosse il più affidabile. Si può comprendere come la
seconda configurazione sia risultata sicuramente migliore in quanto, oltre ad offrire
un wait time di saturazione minore (11µsec contro 16µsec) offre anche una bit-rate di
saturazione maggiore (975Mbit/sec contro 737Mbit/sec). Queste differenze possono
essere spiegate considerando la minor larghezza di banda offerta dalla scheda madre
PCI installata sul sistema Titan533 rispetto alla scheda madre a disposizione su
MK5.
Figura 3.16 Risultati test protocollo UDP.
54
Per quanto riguarda il protocollo TCP, tenendo conto dei risultati del primo test su
UDP, si è ritenuto sufficiente effettuare i test in modo monodirezionale (da Titan a
MK5). La massima bit-rate raggiunta si aggira intorno al valore di 828Mbit/sec ad un
wait time di 11µsec. Questo dato non sorprende se si tiene conto del fatto che il
protocollo TCP è indubbiamente più complesso del protocollo UDP.
Altro dato di grande utilità e decisamente inatteso è la percentuale di utilizzo di CPU
che nel primo caso è superiore a quella del secondo. Questo significa che il maggior
utilizzo di CPU da parte del protocollo UDP potrebbe vanificare i vantaggi introdotti
dall’utilizzo di un protocollo più leggero.
Figura 3.17: Risultati test protocollo TCP.
Questi test vogliono rappresentare il primo passo per capire, in modo del tutto
55
approssimativo, in che direzione orientarsi. Test più approfonditi verranno eseguiti in
un secondo tempo allo scopo di ricercare la soluzione ottima in un compromesso
costo/prestazioni che tanga conto anche dell’elevato numero di processori necessario
a smaltire il traffico prodotto da un’intera schiera di antenne.
3.7 Scheda di Acquisizione Analogico/Digitale ad Alta Velocità con Interfaccia
Ethernet.
Dopo aver descritto le principali soluzioni proposte per il prototipo SKA, si vuole ora
approfondire la soluzione italiana cercando di spiegare il funzionamento dei
dispositivi utilizzati per la conversione analogico digitale e per la conversione in
banda base del segnale. In Figura 3.18 è riportato lo schema a blocchi del ricevitore
digitale.
Figura 3.18: Schema a Blocchi Ricevitore Digitale
Il sistema deve acquisire il segnale proveniente dall’antenna in forma differenziale.
56
Tale segnale si presenta in forma analogica e modulato su portante a 30MHz (AIN1 e
AIN2). La banda del segnale è di 3.5MHz attorno alla portante, il che significa che
lo spettro del segnale va da 28.25MHz a 31.75MHZ. L’ingresso deve essere per
prima cosa trasformato in digitale e poi portato in banda base. Al termine di questa
elaborazione in real-time i risultati (parole da 16bit) devono essere spediti in
protocollo IEEE 802.3, con velocità di 320Mbps, alla processor room dove saranno
raccolti, riordinati ed interpretati. Il segnale campionato può essere generato
all’interno del sistema oppure essere fornito esternamente attraverso l’ingresso
SAMPLE che può essere distribuito su tre diversi standard: TTL, ECL, LVDS.
Inoltre è necessario disporre anche di una connessione, sempre in protocollo IEEE
802.3, per la ricezione dei comandi dalla stazione centrale.
Nella trasmissione dati deve essere prevista sia la modalità LITTLE-ENDIAN che la
modalità BIG-ENDIAN, selezionabile attraverso l’invio di appositi comandi.
Si devono accettare in ingresso i segnali di clock (SAMPLE) e di Pulse Per Second
(SINC) nei tre standard sopra elencati. Il primo è necessario alla sincronizzazione di
tutti i sistemi digitali presenti nella scheda, mentre il secondo è un segnale aggiuntivo
usato come ulteriore marca temporale. L’idea è quella di numerare ogni campione
ricevuto per poter identificare l’istante in cui è stato campionato e poterlo così
confrontare con i segnali provenienti dagli altri ricevitori.
Il sistema di acquisizione dati ad alta velocità sarà prodotto inizialmente in quantità
limitata per poi sviluppare un numero di schede tali da allestire tutta la Croce del
Nord. I primi campioni prodotti costituiranno i prototipi sui quali saranno effettuati
test e prove allo scopo di trovare il miglior trade-off tra costi e prestazioni per le
successive produzioni in larga scala.
Si passi ora alla descrizione dello schema a blocchi di Figura 3.18.
•
1^ stadio: comprende la parte di scheda analogica in cui si operano gli
adattamenti dei segnali e il loro condizionamento allo scopo di renderli consoni
al resto del circuito.
•
2^ stadio: include l’acquisizione dei segnali analogici e il loro trattamento. E’
57
composto dai due convertitori analogico digitali a 80Msps (uno per ogni
ricevitore digitale), il chip AD6634 contenente al suo interno 2 DDC e da un
circuito per il loro interfacciamento.
•
3^ stadio: contiene la parte di gestione dei dati e la loro trasformazione in
pacchetti Ethernet. I dispositivi che realizzano tali funzioni sono le FPSLIC
(FPGA + MICRO) e i quattro moduli Ethernet IM7010A.
•
Stadio Micro: comprende la parte di gestione dei comandi di ingresso alla scheda
e la generazione di reset. Tali operazioni sono rese possibili da un
microcontrollore AT90S8515 e da un modulo Ethernet IM7010A.
I dati giunti in forma analogica dalle antenne vengono digitalizzati a 14 bit dai
convertitori A/D per poi entrare con una data rate di 80MHz al DDC il quale riporta
l’informazione digitale in banda base operando una decimazione di un fattore 16 sul
segnale di ingresso, da 80MHz a 5MHz. Le parole in uscite da ogni via del DDC
sono a 16 bit. A questo punto i 16 bit entrano nelle FPSLIC Master che ricevono i
dati e li smistano per i moduli di rete, memorizzando su di un buffer i dati in arrivo
durante l’intervallo di tempo in cui si prepara l’intestazione dei pacchetti Ethernet. In
tale intervallo i moduli trasmettono l’intestazione, ma visto che i dati continuano ad
arrivare, si rende necessaria la memorizzazione di tali dati che altrimenti andrebbero
persi. Le FPSLIC Slave comandano i moduli di rete e gestiscono la comunicazione
tra tali moduli e le FPSLIC Master. Il modulo di rete in ingresso comunica con il
micro mediante I2C serialmente in modo da occupare soltanto due linee di I/O.
Allo scopo di poter testare la scheda in singoli blocchi, i bus di comunicazione tra i
vari stadi possono essere divisi in modo da avere stadi isolati.
3.8 Specifiche di Interfaccia della Scheda con l’esterno
I segnali di ingresso forniti alla scheda sono:
§ segnale di SAMPLE a 80MHz in standard TTL, ECL o LVDS;
§ segnale di SINC in standard TTL, ECL o LVDS;
58
§ segnale a frequenza intermedia (AIN1, AIN2) proveniente dalle antenne a
30MHz;
Vengono fornite esternamente le alimentazioni a 5V e 3.3V, mentre è generata onboard quella a 2.5V. Si osservi che il segnale di SAMPLE è scelto alla frequenza di
80MHz in accordo con il teorema di Shannon, per cui:
f sample ≥ 2 f max
dove, nel caso in questione f max = 31.75MHz .
Il clock ed il segnale di sincronismo sono forniti su un connettore DIN41612 (2x32)
posto sul back-plane. Le alimentazioni di 5V e 3.3V sono anch’esse date su di un
connettore DIN41612 (2x32) posto sul back-plain. I segnali analogici provenienti
dalle antenne sono forniti su dei connettori SMA montati sul front-plane della
scheda. Poiché deve essere possibile ricevere dei comandi trasmessi dalla postazione
centrale in pacchetti Ethernet al fine di riprogrammare la scheda, tali dati sono
ricevuti su un connettore RJ45 posto sul front-plain.
Per quanto riguarda i segnali di uscita la situazione è la seguente:
§ segnali di uscita in protocollo Ethernet disponibili su connettori RJ45 posti sul
front-plane. Sono necessari quattro moduli di rete per la trasmissione.
Inoltre sul front-plain è presente un pulsante di reset della scheda.
Riepilogando (Figura 3.19), sul front-plain sono presenti:
Ø 5 connettori RJ45 (4 per le trasmissione dei dati e 1 per la ricezione dei
comandi);
Ø 2 connettori SMA per gli ingressi analogici;
Ø 1 pulsante di reset;
59
mentre sul back-plain:
Ø 2 connettori DIN41612 (2x32), uno per l’alimemtazione e l’altro per i segnali di
sincronismo e di clock.
Figura 3.19: Back-Plain e Front-Plain
60
CAPITOLO IV
Condizionamento e Adattamento dei
Segnali di Ingresso
4.1 Funzionamento del Primo Stadio
Come anticipato alla fine del precedente capitolo, la scheda prevede due ingressi
analogici AIN1 e AIN2 (uno per ogni canale di ingresso), un segnale di SAMPLE
(ENC) utilizzato anche come clock dal DDC, ed un segnale di sincronismo (PPS).
E’ considerato come primo stadio della scheda (Figura 3.18) la parte di adattamento
e condizionamento dei segnali di ingresso per i convertitori A/D. In Figura 4.1 è
riportato lo schema a blocchi di tale stadio con i due convertitori AD6645.
Si noti come sulla board sia stata predisposta una circuiteria diversa (selezionabile
attraverso jumper blocchi J) in relazione alla logica con i segnali entrano nella
scheda. Sono inoltre disponibili due modi diversi, sempre selezionabili attraverso
jumper (blocchi JA), per generare i segnali analogici differenziali AIN e AIN#. Tutti
questi jumper sono “a saldare”, ossia presentano una footprint SMD (Surface Mount
Device), analoga a quella di una resistenza SMD, che all’occorrenza è possibile
connettere tramite la stagnatura delle due piazzole. Di seguito si descrivono tutti i
casi di configurazione dei “jumper PCB” per il segnale di SAMPLE, il segnale di
SINC e per i due segnali analogici AIN1 e AIN2. I jumper che non verranno
menzionati rimanere sempre aperti.
61
Figura 4.1: Schema a blocchi del Primo Stadio
Settaggio dei “jumper PCB” per il segnale di SAMPLE ENC (ENC#).
SAMPLE in standard TTL:
• Oscillatore on-board, accoppiamento DC (mediante RC Coupled e MAX9321B):
si devono cortocircuitare i jumper JP4, JP6, JP7 in posizione 1, JP8 in posizione 1,
JP9, JP11.
• Oscillatore on-board, accoppiamento AC (mediante T1 Coupled): si devono
cortocircuitare i jumper JP7 in posizione 1, JP8 in posizione 3, JP10, JP12, JP14.
• Segnale esterno, accoppiamento DC (mediante RC Coupled e MAX9321B): si
devono cortocircuitare i jumper JP4, JP6, JP7 in posizione 3, JP8 in posizione 1,
JP9, JP11.
• Segnale esterno, accoppiamento AC (mediante T1 Coupled): si devono
cortocircuitare i jumper JP7 in posizione 3, JP8 in posizione 3, JP10, JP12, JP14.
62
SAMPLE in standard ECL:
• Segnale ECL esterno : si devono cortocircuitare i jumper JP3, JP4, JP5, JP6.
SAMPLE in standard LVDS:
• Segnale LVDS esterno : si devono cortocircuitare i jumper JP1, JP2, JP4, JP6.
Settaggio dei “jumper PCB” per il segnale di SINC (PPS).
SINC in standard TTL:
• segnale TTL esterno : si deve cortocircuitare solo il jumper JP26 in posizione 1.
SINC in standard ECL:
• Segnale ECL esterno : si devono cortocircuitare i jumper JP25 in posizione 3,
JP26 in posizione 3, JP27 in posizione 3.
SINC in standard VLDS:
• Segnale LVDS esterno : si devono cortocircuitare i jumper JP25 in posizione 1,
JP26 in posizione 3, JP27 in posizione 1.
Settaggio dei “jumper PCB” per il segnale AIN1.
• Accoppiamento con AD8138 : si devono cortocircuitare i jumper JP15, JP16, JP17
in posizione 1.
• Accoppiamento T2 Coupled : si devono cortocircuitare i jumper JP17 in posizione
3, JP18, JP19.
Settaggio dei “jumper PCB” per il segnale AIN2.
• Accoppiamento con AD8138 : si devono cortocircuitare i jumper JP20, JP21, JP22
in posizione 1.
• Accoppiamento T2 Coupled : si devono cortocircuitare i jumper JP17 in posizione
3, JP23, JP24.
Lo stadio di adattamento e condizionamento dei segnali di ingresso fornisce ampia
versatilità nella gestione della logica di ingresso, trasforma i segnali single-ended
63
(AIN1, AIN2) nei segnali richiesti dai due AD6645: AIN e AIIN# (Figura 4.2) ed
inoltre rende appropriato il segnale PPS per tutta la scheda. Queste caratteristiche si
riveleranno molto utili in fase di testing in quanto sarà possibile analizzare tutte le
soluzioni implementate e scegliere la più conveniente dal punto di vista dei costi e
delle prestazioni.
Figura 4.2a: Trasformazione single-ended → ingressi differenziali tramite AD8138
Figura 4.2b: Trasformazione single-ended → ingressi differenziali tramite trasformatore
4.2 Generazione on-board dell’alimentazione a 2.5V
Il componente AD6634 necessita di un’alimentazione a 3.3V, fornita esternamente, e
un’alimentazione a 2.5V generata on-board a partire dalla 3.3V. Per generare questa
tensione si utilizza un regolatore di tensione integrato della Maxim siglato
MAX1793-25.
64
Il MAX1793 garantisce 1A di corrente in uscita, che risulta essere pienamente
sufficiente in l’AD6634 assorbe circa 0.4A nelle specifiche tipiche.
IDD Supply Current
TYP
CLK=80MHz, VDD=2.75V,
IVDD
400
mA
IVDDI0
60
mA
Tabella 4.1: Corrente Assorbita dall’AD6634
Sulla scheda (v. schema elettrico completo in Appendice) è stata utilizzata la
configurazione tipica di Figura 4.3 con CIN = COUT = 10µF, RST# non utilizzato e
SHDN# (pin per gestire lo shut-down del componente) connesso ad IN. I
condensatori aggiunti in parallelo a CIN e COUT servono per filtrare eventuali rumori
ad alta frequenza.
Figura 4.3: Applicazione Tipica MAX1793
65
CAPITOLO V
AD6645 e AD6634
In questo capitolo si introducono i due componenti dell’Analog Device: AD6645 e
AD6634. Il primo è un convertitore analogico digitale da 80MSPS, il secondo è un
Digital Down Converter (DDC). Di questi componenti, posti in cascata l’uno
all’altro, viene spiegato il funzionamento, l’interfacciamento e la gestione sulla
scheda.
5.1 Convertitore Analogico Digitale a 80MSPS: AD6645
L’integrato AD6645 prodotto dalla Analog Device (Figura 5.1) è un convertitore
analogico digitale a 14 bit ad alta velocità ed alte performance. Proprio grazie a
queste sue caratteristiche ed alla facilità con cui può essere connesso al DDC siglato
AD6634 (sempre prodotto dalla Analog Device) è stato scelto per la digitalizzazione
del segnale analogico proveniente dall’antenna ed entrante nel ricevitore digitale. I
due componenti sono stati infatti concepiti per lavorare insieme.
L’AD6645 è il componente di quarta generazione della sua famiglia e segue
l’AD9042 (12 bit, 41MSPS), l’AD6640 (12 bit, 65MSPS) e l’AD6644 (14 bit.
40MSPS/65MSPS). Viene realizzato tramite un processo chiamato high speed
complementary bipolar process (XFCB) ed utilizza un’innovativa architettura
circuitale.
66
Figura 5.1: Configurazione dei pin dell’AD6645
67
Tabella 5.1: Specifiche di Funzionemento AD6645
68
Ogni AD6645 accetta in ingresso due segnali analogici differenziali bilanciati AIN e
AIN#. Ciascun ingresso interno del dispositivo è polarizzato intorno a circa 2.4V. La
Figura 5.2 illustra il circuito di ricezione degli ingressi analogici all’interno
dell’AD6645. I diodi proteggono gli ingressi dell’integrato da eventuali sovratensioni
positive o negative sui segnali AIN e AIN#.
Figura 5.2: Circuito di ricezione ingressi analogici interno
Come si può osservare dallo schema a blocchi completo del convertitore di seguito
riportato (Figura 5.3), questo ADC impiega un’architettura a tre passi che permette di
ottenere l’accuratezza richiesta. Entrambi i segnali analogici sono “bufferizzati”
prima di entrare in un blocco Track and Hold (TH). Il Track è abilitato sul fronte
positivo del segnale ENCODE (ENC), il valore memorizzato da TH1 è digitalizzato
da un convertitore ADC1 a 5 bit. L’uscita di tale convertitore entra nel convertitore
DAC1 e nel macroblocco Digital Error Correction Logic (DECL). L’uscita di DAC1
va sottratta, tramite A2, al segnale analogico primario e la differenza costituisce il
primo residuo. Il blocco TH2 è una pipeline che introduce un ritardo sul segnale
memorizzato su TH1, in modo che la sottrazione avvenga sui due segnali
sincronizzati. Ora la stessa operazione viene eseguita per il primo residuo, creando
quello che viene chiamato secondo residuo sull’uscita di TH5; infine il secondo
residuo viene digitalizzato e fornisce gli ultimi 6 bit al DECL che unendoli ai 10
ricevuti nei due stadi a monte (5+5) genera il dato finale in output. Il risultato è a 14
69
bit in complemento a due a cui si aggiungono il segnale OVR (OVer Range), DRY
(Data ReadY) e DMID (DVCC/2).
Figura 5.3: Schema a blocchi AD6645
Si è visto come il segnale, prima di giungere completo e stabile sull’uscita deve
attraversare diversi blocchi TH e alcuni di pipeline; ciò si manifesta sull’uscita con
un ritardo pari a tre fronti ENC. Se ogni Track fosse in corrispondenza di un ENC
tale ritardo sarebbe maggiore (almeno di 5 fronti), ma il blocco Internal Timing va ad
ottimizzare questo aspetto. Per completezza si riporta il circuito di ricezione
differenziale interno al convertitore per il segnale di ENC è mostrato in Figura 5.4.
Figura 5.4: Circuito di Ricezione Differenziale Interno per il Segnale di ENC
70
Di seguito si inseriscono tutte le specifiche temporali ed il ciclo temporale di
funzionamento in cui si possono analizzare tutti i ritardi (Tabella 5.2). Per
informazioni più dettagliate si consultino i data sheet allegati in Appendice.
Tabella 5.2: Specifiche temporali AD6645
71
5.2 Digital Down Converter: AD6634
Il demodulatore digitale AD6634 prodotto dall’Analog Device è un ricevitore e
processore di segnali digitali. Una volta acquisiti i segnali di ingresso (INA e INB),
essi sono gestiti da quattro canali interni, singolarmente programmabili e
indipendenti l’uno dall’altro. Lo scopo finale è quello di riportare il segnale utile in
banda base e decimare il data-rate delle uscite. Analog Device fornisce oltre
all’Evaluation Board di tale integrato, un tool di sviluppo in grado di programmare e
testare il dispositivo attraverso un software di facile impiego utilizzabile attraverso la
porta parallela di un PC.
Il tool in questione si avvale dalla presenza sulla Evaluation Board di un FPGA
(prodotta da Altera) che interfaccia il chip AD6634 montato, con il software gestito
dal PC. Le prove iniziali (paragrafo 6.1) ed i primi riscontri della fattibilità del
sistema sono state effettuate con le Evaluation Board dell’AD6645 e dell’AD6634
associate al tool in questione. Con quest’ultimo si sono analizzati i risultati ottenuti
sulle uscite del DDC.
Lo schema a blocchi dell’AD6634 è di seguito riportato (Figura 5.5) .
Figura 5.5: Schema a blocchi AD6634
72
Ogni singolo canale è composto da quattro stadi in cascata:
• il traslatore di frequenza (NCO + MOLTIPLICATORI);
• il blocco CIC2 RESAMPLER con filtro FIR integrato del secondo ordine;
• un filtro FIR del quinto ordine (CIC5);
• un filtro FIR a coefficienti programmabili da una RAM (RCF).
Ogni blocco è programmabile e possiede registri caratteristici mappati nella memoria
di configurazione all’interno del dispositivo.
La programmazione può avvenire attraverso una porta a 15bit (MICROPORT) dei
quali 8 per i dati e 7 per i controlli, oppure attraverso una porta seriale a 2 bit. Inoltre
è possibile configurare la fruizione dei dati in ingresso e in uscita in diversi modi allo
scopo di mantenere un’alta versatilità di interfacciamento.
Il traslatore di frequenza è controllato da un registro a 32 bit in cui viene
memorizzata la sinusoide digitalizzata (NCO). Questo blocco ha lo scopo di portare
il segnale digitale dalla banda intermedia alla banda base moltiplicando il segnale di
ingresso per due oscillazioni sinusoidali sfasate tra loro di 90°. Tale moltiplicazione
genererà due componenti a due frequenze diverse: una con frequenza data dalla
somma delle due frequenze in gioco che sarà eliminata dai filtri FIR a valle, ed una
con frequenza data dalla loro differenza. Il segnale portato in banda base, grazie
all’operazione di demodulazione digitale, si presenta come un valore complesso, cioè
composto da una parte in fase ed una in quadratura.
I blocchi successivi hanno la funzione di filtrare il segnale in modo da attenuare le
componenti spurie e di decimare il data rate di uscita delle porte digitali (PORTA,
PORTB). La decimazione globale si ottiene dal prodotto delle decimazioni dei
singoli blocchi, e verrà in seguito spiegata nel dettaglio.
Il blocco rCIC2 effettua una ricampionatura del segnale nella nuova banda ed un
filtraggio del secondo ordine a coefficienti fissi ad alta velocità, introducendo una
decimazione basata sul rapporto tra il registro di decimazione (decimation register)
ed il registro di interpolazione (interpolating register). Tale decimazione può essere
73
anche unitaria.
In cascata è presente il blocco CIC5 composto da un filtro digitale del quinto ordine
(costituito da un filtro digitale a coefficienti programmabili a 20bit) con fattore di
decimazione programmabile da 2 a 32 che va quindi a ridurre la data rate in ingresso
al blocco RCF. Per maggiori dettagli si consultino dei data sheet allegati in
Appendice.
La Figura 5.6 mostra un esempio della funzione globale di filtraggio generata dalla
cascata rCIC2, CIC5 ed RCF.
Figura 5.6: Funzione globale di filtraggio (rCIC2+CIC5+RCF)
L’AD6634 supporta due porte di ingresso indipendenti (INA[0...13] e INB[0...13])
con l’evidente vantaggio di flessibilità indipendenza dei canali che rende possibile la
ricezione contemporanea dei dati provenienti da due antenne diverse da parte di un
singolo AD6634. Le porte di ingresso comprendono anche 3 bit che costituiscono
l’esponente, utili quando il range dei dati in arrivo è molto esteso. Non essendo
utilizzati questi tre segnali sono stati posti in pull-up con delle resistenze da 4.7KΩ.
74
L’abilitazione delle porte di ingresso è controllata dai segnali IENA e IENB (Input
Enable per la porta A e Input Enable per la porta B). Sempre per mantenere una
grande versatilità, questi segnali possono essere resi attivi in quattro modi diversi,
ciascuno dei quali selezionabile attraverso la programmazione del chip:
• Mode 00, Blank on IEN Low : i dati in ingresso vengono ignorati fino a quando
IEN è bassa. I vengono letti sul fronte di salita del clock quando IEN è alta,
mentre quando è bassa vengono considerati come zeri.
• Mode 01, Clock on IEN High : i dati sono campionati quando IEN è alto.
• Mode 10, Clock on IEN Transition to High : i dati sono letti solo sul primo
fronte di salita del clock dopo la transizione di IEN a livello alto.
• Mode 11, Clock on IEN Transition to Low : i dati sono letti solo sul primo fronte
di salita del clock dopo la transizione de IEN a livello basso.
TRASLATORE DI FREQUENZA
Il blocco traslatore di frequenza fa uso di un oscillatore controllato numericamente
(NCO), il cui valore istantaneo rappresenta quello del segnale portante che effettua la
demodulazione in banda base.
Il valore da caricare nel registro dell’ NCO è calcolato dalla seguente formula:
f


NCO = MOD2 32 × CHANNEL 
CLK 

MOD restituisce l’intero approssimato per difetto risultato dalla frazione.
Nella formula compaiono i termini fCHANNEL che rappresenta la frequenza del segnale
in ingresso proveniente dall’AD6645, CLK è la frequenza a cui funzionano AD6645
e AD6634 (ENC). Questa operazione serve per riportare la frequenza alla risoluzione
del registro dell’NCO che è pari a 0.01863Hz per bit (80MHz/232).
Nel progetto in questione:
75
CLK = 80MHz

f CHANNEL = 30MHz ⇒
NCO = 60000000h = 30MHz

Si scriverà un numero in due registri consecutivi (indirizzi 0x85-0x86) che sono
interpretati come un numero unico a 32 bit unsigned integer.
rCIC2
Si è visto in precedenza come questo blocco possa attuare un filtraggio, un
ricampionamento del segnale traslato attraverso un’interpolazione e, eventualmente,
una decimazione. L’interpolazione è controllata da un numero intero a 9 bit
resampling factor (LCIC2) che può variare da 0 a 512 ed è mappato all’indirizzo 0x91.
La decimazione è governata da un numero a 12 bit momorizzato all’indirizzo 0x90,
chiamato decimation factor (MCIC2). Il rapporto R CIC2 tra questi due numeri deve
essere minore o uguale ad uno quindi:
R CIC2 =
L CIC 2
, R CIC 2 ≤ 1
M CIC 2
Tale rapporto influenza direttamente la funzione di trasferimento del filtro integrato
in questo blocco. La sample rate di uscita sarà data da:
f SAMP 2 =
L CIC2
f
M CIC2 SAMP
dove fSAMP è la sample rate di ingresso al blocco in esame.
Tale stadio può essere bypassato ponendo una decimazione unitaria M=1. Nei test si
imporrà la configurazione di bypass M=1 come si vedrà nel paragrafo 8.1.
76
CIC5
Questo blocco è posto in cascata al blocco rCIC2 e di conseguenza i dati in ingresso
sono alla frequenza fSAMPLE2.
Il massimo input rate ricevibile dal blocco CIC5 è dato dall’equazione:
f SAMP2 ≤
f CLK
N CH
dove fCLK rappresenta la frequenza di clock e NCH è una costante che assume i valori
1 o 2. Anche questo blocco presenta un fattore di decimazione proprio MCIC5 che può
essere programmato mediante valori interi in un range che varia da 2 a 32. I dati
all’uscita del blocco hanno una sample-rate fSAMP5 che vale:
f SAMP5 =
fSAMP2
M CIC5
Per i test sulla scheda sarà impostata una decimazione con fattore di decimazione
(ottenuto sempre dai test effettuati) MCIC5 = 16. La conseguente output rate sarà pari
a 5MHz.
RCF
L’ultimo stadio consiste in un filtro architettato come somma di prodotti a
coefficienti programmabili. Uno schema a blocchi semplificato è mostrato in Figura
5.7.
77
Figura 5.7: Schema a blocchi stadio RCF
Le due memorie I-RAM e Q-RAM contengono i 160 campioni più recenti
provenienti dall’uscita di CIC5 con codifica a 20 bit, mentre C-RAM memorizza 256
coefficienti sempre con risoluzione a 20 bit. Su ogni ciclo di clock il segnale I e il
segnale Q sono calcolati utilizzando gli stessi coefficienti. In uscita dal RCF ci sono
parole a 24 bit.
Questi filtri eseguono anche la decimazione in modo indipendente su ogni singolo
canale ed il massimo numero di tappe calcolabile è dato dall’equazione:
 f CLK × M RCF

N taps ≤ min
,160
 fSAMP5

dove MRCF rappresenta il fattore di decimazione del blocco in esame. Sulla scheda,
durante i test, è stato scelto MRCF = 2, producendo Ntaps = 32.
La RAM utilizzata per memorizzare i campioni provenienti da CIC5 ha una
dimensione di 160x40 bit, 160x20 bit per I e 160x20 bit per Q, mentre per la
memorizzazione dei coefficienti sono predisposti 256x20 bit. I-RAM e Q-RAM sono
strutturate a buffer circolare.
L’output rate di ogni canale prima delle fasi di interpolazione e di AGC è:
f SAMPR =
78
f SAMP5 5 × 10 6
=
= 2.5MHz
M RCF
2
A valle di questi blocchi, contenuti in ogni canale, è presente il blocco
INTERPOLATING e AGC che ha la doppia funzione di ricombinare i segnali in
arrivo dalla coppia di canali utilizzata da ciascun canale di ingresso e di introdurre
un eventuale controllo automatico del guadagno.
Poiché i quattro canali sono programmati allo stesso modo ed ognuno presenta un
output rate di 2.5MHz, su ciascuna porta d’uscita (PORTA, PORTB) giungono dati
ad una frequenza pari a 5MHz.
I segnali che gestiscono il protocollo di uscita dell’AD6634 sono:
• PCLK,
• PxREQ,
• PxACK,
• PxIQ,
• eventualmente PxCH[1:0] e Px[15:0]
Il PCLK è il segnale che fornisce la temporizzazione per la trasmissione dei dati di
uscita ed è generato dal clock attraverso una divisione per 1, per 2, per 4 o per 8
selezionabile nel modo più conveniente per la gestione del protocollo.
La trasmissione ha inizio dopo il request PxREQ (output) richiesto dall’AD6634 e
dopo che il dispositivo ricevente abbia fornito la disponibilità con PxACK (input). A
questo punto i 16 bit di dato sono presenti sulle linee Px ed il segnale PxIQ indica se
si tratta di 16 bit I o di 16 bit Q. I bit PxCH[1:0] forniscono un valore che indica la
sorgente del canale che produce i dati correnti in uscita.
In Figura 5.8 è mostrato il protocollo con i riferimenti temporali riconducibili alla
Tabella 5.3.
79
Figura 5.8: Channel Mode Interleaved Format
Tabella 5.3: Riferimenti Temporali
80
Sulla scheda si implementa il protocollo appena descritto per la comunicazione tra
AD6634 e le due FPSLIC Master (AT94K40). I dettagli sono rimandati alla sezione
dedicata alla descrizione del software (Capitolo 6).
La programmazione del dispositivo può avvenire serialmente mediante i segnali
SCLK e SDI oppure attraverso la MICROPORT con una serie di comandi.
Questo secondo metodo risulta essere molto vantaggioso qualora si abbiano 15 linee
(per esempio di un microcontrollore) a disposizione per controllare la MICROPORT.
Il tool fornito dall’Analog device produce autonomamente un file con estensione
“.svr” contenente tutta la sequenza di istruzioni coerente con i parametri impostati,
interfacciabile mediante microcontrollore con la MICROPORT.
Il vantaggio risiede nel fatto che il tool presenta un’interfaccia grafica di semplice
utilizzo in grado di testare il dispositivo. Il file che produce contiene già tutte le
informazioni inerenti all’indirizzamento ed ai valori da settare in tutti i registri della
memoria di programmazione.
La gestione della MICROPORT per quanto riguarda l’accesso ai registri è parallela a
15bit: 8bit di dato D[7:0], 3bit di indirizzo A[0:2], 3bit di controllo RD#, WR#, CS#
e 1bit di stato RDY (nomi validi per utilizzo in Intel Mode, v. data sheet allegati).
Il file prodotto dal tool fornisce direttamente i valori dei registri con i rispettivi
indirizzamenti servendosi delle due primitive microwrite e microread che
rappresentano i singoli cicli di scrittura e lettura. Non resta altro che implementare
queste due primitive con il codice di programmazione prescelto (linguaggio C nel
nostro caso) e impostare il file.svr. Le tempistiche dei cicli di scrittura e lettura in
Intel Mode sono di seguito riportate (Figure 5.9 e 5.10) con riferimenti temporali
riconducibili alla Tabella 5.4.
81
Figura 5.9: Ciclo di Scrittura in Intel Mode
Figura 5.10: Ciclo di Lettura in Intel Mode
82
Tabella 5.4: Caratteristiche temporali Microport AD6634
5.3 Connessione tra AD6645 e AD6634
L’interfacciamento dei due dispositivi risulta abbastanza semplice in quanto, come
già detto, sono stati concepiti per lavorare in coppia.
83
5.3.1 Interfacciamento Bus Dati
I pin D0-13 dell’AD6645, che costituiscono le uscite digitali del dispositivo, possono
essere connesse direttamente agli ingressi della’AD6634 (INA, INB). Comunque sia,
tra le uscite del convertitore analogico digitale e gli ingressi del DDC sono state
inserite dello footprint SMD allo scopo di poter (eventualmente) inserire un resistore
di adattamento per ogni linea qualora fosse necessario e di rendere testabile la prima
parte della scheda (primo stadio e AD6645) senza la restante parte della circuiteria.
Sullo schematico allegato al termine della tesi si possono individuare tali bus nei
segnali DA[13:0], INA[13:0] per un canale, DB[13:0], INB[13:0] per l’altro.
In Figura 5.11 si mostra la particolarità appena descritta.
Figura 5.11: Footprint 4 SMD
La footprint inserita è quella di un componente che integra quattro resistenze per
84
volta; nel caso non sia necessario alcun adattamento sarà inserito un blocco
contenente quattro resistenze da 0Ω.
5.3.2 Protocollo e Interfaccia Segnali
Per ogni canale sono utilizzati quattro blocchi in quanto i segnali di interfaccia sono
16: 14 di dato, il segnale DRY (DRYA,B nello schema complessivo) che è utilizzato
nella comunicazione con l’AD6634 e OVR# che è dato in ingresso alle FPSLIC
Master (OVR_A,B). Come si può osservare nella figura presente in Tabella 5.2, il
dato e OVR# sono sicuramente stabili quando DRY va alto, ragione per cui si può
pensare di attivare gli IEN dell’AD6634 proprio quando DRY è alto. In questo modo
i due dispositivi si sincronizzano e il DDC preleva il dato solo quando DRY è alto,
eliminando il problema del ritardo iniziale dell’AD6645 che impiega tre clock (ENC)
per disporre di un dato valido in uscita. Infatti, non essendo presente un segnale di
Output Enable sul ADC, si deve inibire la lettura del dato da parte dell’AD6634
durante questo ritardo. Ciò può essere fatto connettendo IEN a DRY (IENA↔DRYA
e IENB↔DRYB).
I due jumper CN16 e CN17 sono stati predisposti per selezionare la configurazione
appena spiegata (quindi con gli IEN connessi ai DRY) oppure con gli IEN sempre
alti durante le varie fasi di test.
Poiché il DDC è stato programmato in modo da leggere il dato su un livello alto di
IEN, una soluzione potrebbe essere quella di mantenere IEN sempre alto, scartando i
dati i dati iniziali non significativi al power-up.
5.3.3 CLK e Sincronismo
Il CLK dell’AD6634 è generato dal segnale differenziale (ENC, ENC#) in ingresso
ai due AD6645 e sulla scheda viene implementata la possibilità di poterlo ritardare
qualora ce ne fosse la necessità. Il ritardo si ottiene tramite una cascata di porte EXOR (Figura 5.12) selezionabile configurando il jumper 5:1 CN2 (v. schematico
allegato in Appendice). Il principio di funzionamento è il seguente: il jumper di
ingresso (CN4 sulla scheda) permette di mantenere o invertire la fase del CLK in
85
ingresso, mentre il jumper 3:1 (5:1 sulla scheda, poiché sono stati posti 4 gate EXOR come catena di ritardo al posto dei 2 gate dell’esempio in Figura 5.12) in uscita
dà la possibilità di inserire un ritardo variabile o nullo. CLK AD6634 sarà il segnale
di clock in ingresso al DDC.
Per realizzare la funzione EX-OR si è pensato ad un integrato prodotto da Fairchild
Semiconductor siglato NC7WZ86K8X (Figura 5.13).
Figura 5.12: Schema Catena di Ritardo con Porte EX-OR
Figura 5.13: Integrato NC7WZ86K8X
86
L’integrato è alimentato a 3.3V; dalla Tabella 5.5 si può osservare che il tempo di
propagazione è di qualche nano secondo. (Nota: T80MHz = 1/80E6 = 12.5ns)
Tabella 5.5: Tempistiche NC7WZ86K8X
Un altro ritardo che deve essere considerato per la sincronizzazione del CLK è quello
dovuto all’integrato SK100ELT21W che genera il CLK prelevando l’uscita ECL di
un’uscita del Fan-Out Buffer (v. Figura 4.1).
Il suo tempo di propagazione va a disallineare il segnale ENC (ENC#) rispetto al
CLK AD6634 di un tempo pari al ritardo di propagazione del dispositivo (al
massimo 5ns con CL = 20pF, mentre 2.4ns è il suo valore tipico). Gli ingressi del
DDC presentano una capacità d’ingresso pari a 4pF e di conseguenza il ritardo nel
caso in esame è circa pari a τmax = 1ns come valore massimo e τ = 0.5ns come valore
tipico. Il ritardo introdotto dal dispositivo SK100ELT21W non va quindi ad incidere
sulle specifiche.
Il CLK, che sulla scheda prende il nome di CLK AD6634, sarà ritardato di 0.5ns (1ns
nel caso massimo) rispetto al segnale di Figura 5.14 in cui i fronti di ENC e CLK
sono allineati. Ipotizzando IEN connesso a DRY, si ha una riduzione del tempo di
hold ed un aumento del tempo di setup in quanto il fronte del segnale CLK di figura
(CLK AD6634 sulla scheda) è spostato verso destra di 0.5ns (1ns).
87
Figura 5.14: Tempistiche AD6645 e AD6634 a Confronto
Con l’ausilio della Tabelle 5.2 e della Tabella 5.3 si ottiene:
IEN:
t setup = t ENC − t E _ DR + τ = 12.5 − (6.25 + 2) + 0.5 = 4.75ns f t SI = 2 ns
t hold = t DR − τ = 2 − 0.5 = 15
. ns f t HI = 1ns
DATO:
t setup = t S_ E + τ = (12.5 − 4.7) + 0.5 = 8.3ns f t SI = 2 ns
t hold = t H _ E − τ = 3 − 0.5 = 2.5ns f t HI = 1ns
Per quanto riguarda il tempo di setup non si presentano problemi, mentre un po’ più
complicato è il discorso del tempo di hold visto che le specifiche calcolate non
risultano tanto larghe. A livello teorico non risulta violata alcuna specifica, ma si
tenga presente che i valori inseriti sono quelli tipici e che quindi i tempi reali
potrebbero rivelarsi anche leggermente inferiori
Un possibile correttivo potrebbe essere quello di inserire una catena di ritardo
88
variabile su CLK in modo da rientrare nelle specifiche qualora queste vengano
violate. Gli eventuali correttivi sono comunque da valutare in fase di testing dove si
andrà a ricercare la soluzione ottimale.Riepilogando, come mostra lo schema a
blocchi completo del secondo stadio di Figura 5.15, la uscite dell’AD6645 entrano
negli ingressi INA e INB dell’AD6634 con la possibilità dell’inserimento di una
resistenza di adattamento accompagnata dall’opportunità di testare le uscite del
convertitore analogico digitale. Il clock dell’AD6634 è estrapolato dal segnale di
SAMPLE dell’ADC ed il protocollo di comunicazione avviene tramite i segnali IEN,
DRY, ENC (ENC#), CLK AD6634 e i bit di dato. Il bus più scuro indica il flusso di
dati lungo lo stadio.
Per quanto riguarda il tempo di setup non si presentano problemi, mentre un po’ più
complicato è il discorso del tempo di hold visto che le specifiche calcolate non
risultano tanto larghe. A livello teorico non risulta violata alcuna specifica, ma si
tenga presente che i valori inseriti sono quelli tipici e che quindi i tempi reali
potrebbero rivelarsi anche leggermente inferiori. Un possibile correttivo potrebbe
essere quello di inserire una catena di ritardo variabile su CLK in modo da rientrare
nelle specifiche qualora queste vengano violate. Gli eventuali correttivi sono
comunque da valutare in fase di testing dove si andrà a ricercare la soluzione
ottimale.Riepilogando, come mostra lo schema a blocchi completo del secondo
stadio di Figura 5.15, la uscite dell’AD6645 entrano negli ingressi INA e INB
dell’AD6634 con la possibilità dell’inserimento di una resistenza di adattamento
accompagnata dall’opportunità di testare le uscite del convertitore analogico digitale.
Il clock dell’AD6634 è estrapolato dal segnale di SAMPLE dell’ADC ed il
protocollo di comunicazione avviene tramite i segnali IEN, DRY, ENC (ENC#),
CLK AD6634 e i bit di dato. Il bus più scuro indica il flusso di dati lungo lo stadio.
89
Figura 5.15: Schema a blocchi Secondo Stadio
90
CAPITOLO VI
FPSLIC AT94K40
e
Moduli di Rete IIM7010A
6.1 Elaborazione dei Dati in uscita dall’AD6634
La funzione di questo stadio (schema a blocchi in Figura 6.1) è quella di acquisire i
dati in uscita dall’AD6634 e preparare il protocollo Ethernet 802.3 per poi
trasmetterli alla “stanza di comando”. Per ciò che concerne la trasmissione fisica dei
dati si è optato per un modulo di rete prodotto da Wiznet e siglato IIMA7010A.
Poiché i dati in uscita dall’AD6634 si presentano a 32 bit per ogni canale (16 per I e
16 per Q) con data rate di 5MHz, quindi 160Mbps per canale, avendo IIM7010A una
velocità massima di trasmissione di 100Mbps e considerando di dover gestire due
antenne (quindi due canali per un totale di 320Mbps) si impone l’utilizzo di quattro
di questi dispositivi.
L’acquisizione dei dati provenienti dall’AD6634 avviene tramite il segnale di
campionamento PCLK ad una frequenza minima di lavoro di 40MHz. I dati
provenienti dai due canali del DDC vengono smistati su quattro canali e inviati ai
quattro moduli di rete: sui primi due si avrà rispettivamente la parte reale e la parte
immaginaria dei dati provenienti dalla prima antenna, sugli ultimi la parte reale e la
parte immaginaria di quelli provenienti dalla seconda antenna.
Una volta acquisiti i dati e smistati sui quattro canali occorrerà disporre di altrettanti
controllori (uno per ogni modulo di rete) per pilotarli correttamente e creare i campi
91
di intestazione del protocollo Ethernet con l’aggiunta degli identificativi della
sorgente di provenienza.
Il flusso dei dati in ingresso è costante; si hanno due word (una per I ed una per Q)
ogni 200ns (5MHz) da ogni sorgente, mentre il flusso dei dati in uscita sarà
discontinuo a causa della necessità di creare i pacchetti di rete. Si rende necessario
creare una memoria “tampone” (un buffer) tra l’acquisizione dei dati dal DDC e il
controllore del dispositivo di rete.
Per realizzare ciò si adotta una FPGA (Field Programmable Gate Array) FPSLIC
AT94K40, cioè un dispositivo formato da una matrice di celle composte da circuiti
logici elementari. Ogni cella in genere contiene flip-flop, multiplexer, LUT-RAM,
driver di linea e piccole RAM. Tali componenti si possono connettere secondo le
specifiche richieste scrivendo alcune righe di codice simili a quelle per i
microprocessori, dotando questi dispositivi di una grandissima flessibilità.
Figura 6.1: Schema a Blocchi Terzo Stadio
92
6.2 FPSLIC AT94K40 – Descrizione Generale
Le caratteristiche principali di una FPGA da tenere in considerazione in fase di
progettazione sono:
•
numero di celle;
•
numero di pin di I/O;
•
tecnologia realizzativa;
•
costo del componente;
•
costo del tool di sviluppo.
Le prime tre caratteristiche riguardano l’aspetto tecnico, mentre le ultime due
l’aspetto economico. Dalle analisi di queste caratteristiche dei vari componenti
disponibili sul mercato è stata scelta la FPSLIC AT94K40 prodotta dall’Atmel, che
offre il più favorevole rapporto tra costo del chip e numero totale di celle logiche.
La FPSLIC rispetto alle altre FPGA presenta una caratteristica innovativa perché
all’interno del chip è presente anche un microcontrollore (AVR) di tipo RISC a 8bit,
funzionante ad una frequenza di 25MHz con due porte di I/O.
FPGA e AVR possono lavorare indipendentemente anche a frequenze diverse
oppure, attraverso un bus dati e un bus di controllo, operare congiuntamente in
modalità sincrona o a richiesta (mediante interrupt). Il microcontrollore è anche in
grado di effettuare la riprogrammazione dinamica, ovvero in fase di running, della
FPGA (la cui organizzazione interna delle celle è mostrata in Figura 6.2).
Ogni sedici celle elementari è presente un modulo RAM da 32 × 4 bit (32 locazioni
da mezzo byte, cioè 16 byte), per un totale di 18KB, con tempi di accesso di 10ns
che può essere usato come single port o dual port in modalità sincrona o asincrona.
In Figura 6.3 si mostra uno zoom della struttura della FPGA, dove si nota
l’organizzazione delle linee di connessione tra celle. Queste linee sono di due tipi:
local e express. Le prime non hanno driver di pilotaggio e collegano celle all’interno
di un quadro da sedici, mentre le seconde possono attraversare anche tutto il chip.
93
Figura 6.2: Organizzazione delle celle all’interno dell’FPGA
Figura 6.3: Organizzazione delle linee di connessione tra celle
94
Entrando nel dettaglio della cella elementare (Figura 6.4) si vede che sia gli ingressi
che le uscite possono essere collegati alle otto celle adiacenti (Nord, Est, Ovest, Sud,
Nord-Est, Nord-Ovest, Sud-Est, Sud-Ovest).
Figura 6.4: Collegamenti tra celle
Nell’immagine di Figura 6.5 si osserva nel dettaglio la struttura interna di una
singola cella nella quale, attraverso dei multiplexer, si seleziona la provenienza degli
ingressi e la destinazione delle uscite. Le funzioni logiche vengono mappate nelle
LUT-RAM e i flip-flop ne memorizzano i risultati.
Figura 6.5: Struttura Interna di una Cella
95
6.3 Modulo di Rete IIM7010A – Descrizione Generale
Una volta elaborati i dati provenienti dall’AD6634 con AT94K40 occorre inviarli
con protocollo Ethernet 802.3 al centro di raccolta nella processor room dove
verranno processati. Lo standard è stato esaminato per trovare la soluzione che si
rivelasse migliore per inviare l’enorme mole di dati (320Mbps) con complessità
ridotta, potendo usare le FPSLIC senza dover interporre altri dispositivi.
La ricerca ha portato ad un dispositivo prodotto da Wiznet e siglato IIM7010A.
Questo dispositivo, che può raggiungere la velocità di trasmissione di 100Mbps
(velocità media richiesta 80Mbps), si può dividere in tre parti logiche (schema a
blocchi Figura 6.6).
Figura 6.6: Schema a blocchi IIM7010A
FPSLIC (che nella scheda realizza la MCU Interface) comunica con il W3100A
attraverso una porta parallela permettendo di scegliere sei diverse tipologie di
protocolli:
•
Internet → TCP, IP versione 4, UDP, ICMP, ARP;
•
Ethernet → DLC, MAC.
Il protocollo richiesto dalle specifiche è proprio quest’ultimo e la struttura di un suo
pacchetto dati è riportata in Figura 6.7.
96
Figura 6.7: Struttura Protocollo Ethernet 802.3
W3100A si programma scrivendo dei registri di stato nei quali viene definita la
modalità di comunicazione e le impostazioni Datalink Header e Logical Link
Control. Una volta eseguita la programmazione lo si usa a comandi, ovvero
inviandogli i dati che costituiscono i pacchetti. Ogni volta che ha eseguito un
comando lo segnala con un interrupt e andando a leggere il registro di stato è
possibile venire a conoscenza dell’esito del comando. Il blocco PHY (PHYsical) è
composto principalmente dal componente RTL8021 prodotto da Ratlek e attraverso
un’interfaccia MMI (Media Indipendent Interface) è connesso al W3100A. Questo
componente si occupa del layer fisico della trasmissione, cioè della parte riguardante
l’accesso e la sincronizzazione sulla rete, ed è prodotto con un processo Advanced
CMOS per poter operare con i segnali a basso voltaggio specifici di questo tipo di
trasmissione. Il blocco MAC-Jack bufferizza il segnale prima di mandarlo su cavo di
rete (Ethernet Interface).
6.4 Software FPSLIC - Configurazione
Come già accennato, sulla FPSLIC vengono implementati i circuiti necessari
all’interfacciamento con AD6634 e al modulo di rete IIM7010A. Questi circuiti,
come riporta lo schema a blocchi di Figura 6.8, sono di quattro tipi:
1. interfaccia con AD6634;,
2. buffer tampone e logica di protocollo,
3. interfaccia con IIM7010A,
4. hardware accessorio.
97
In ingresso sono presenti i due moduli di interfaccia AD6634, ognuno dedicato ad un
canale, che separano la parte reale e la parte immaginaria dei dati di ingresso e con
parallelismo a 16bit e scrivono nei rispettivi buffer. All’interno dei moduli buffer &
controller è presente la memoria RAM dual port e la logica necessaria per controllare
lettura, scrittura, integrità dei dati e per fornire l’intestazione del pacchetto Ethernet
802.3.
I moduli interfaccia IIM7010A leggono i dati dal buffer corrispondente con un
parallelismo a 8bit e generano i segnali di controllo necessari al componente per
instaurare la trasmissione finale tramite il protocollo Ethernet.
A
A
D
6
6
3
4
Dati AI[15:0]
Buffer
& controller
Dati AI[7:0]
Interfaccia
IIM7010A
AI
IIM7010A
Dati AQ[15:0]
Buffer
& controller
Dati AQ[7:0]
Interfaccia
IIM7010A
AQ
IIM7010A
Interfaccia
AD6634
Hardware
accessorio
FPGA SLAVE1
FPGA MASTER1
B
Dati BI[15:0]
Buffer
& controller
Dati BI[7:0]
Interfaccia
IIM7010A
BI
IIM7010A
Dati BQ[15:0]
Buffer
& controller
Dati BQ[7:0]
Interfaccia
IIM7010A
BQ
IIM7010A
Interfaccia
AD6634
Hardware
accessorio
FPGA MASTER2
FPGA SLAVE2
Figura 6.8: Schema a Blocchi Circuiti implementati nella FPSLIC
6.4.1 Interfaccia AD6634
AD6634 dispone di due porte di output, una link port ed un parallel port, entrambe
funzionanti sia in modalità master che in modalità slave. Considerando che il datarate del demodulatore digitale avviene alla frequenza massima di 80MHz, per la
trasmissione dei dati si opta di utilizzare la porta parallela in modalità master, ovvero
98
con il clock di sincronizzazione della comunicazione generato e distribuito
dall’AD6634, evitando di dover generare un segnale ad hoc all’interno della
FPSLIC.
Il protocollo di comunicazione si basa sui quattro segnali di controllo PCLK(I/O),
PREQ(O), PIQ(O) e PACK(I) secondo le specifiche di Figura 5.8 e Tabella 5.3.
PCLK, segnale unico per entrambe i canali, è un clock ricavato dal clock utilizzato
dal DDC per campionare i dati generato dalla sua divisione per i divisori 1, 2, 4, 8.
Nel caso specifico, attraverso la programmazione dell’AD6634 è possibile scegliere
PCLK tra 80MHz, 40MHz, 20MHz e 10MHz.
Per acquisire i dati dal DDC è sufficiente disporre di due registri a 16bit; nel primo
viene memorizzato il dato reale mentre nel secondo il dato immaginario.
Il clock dei registri è collegato al PCLK e l’enable EN ad una semplice
combinazione logica di PREQ e PIQ.
Come dalla Figura 6.9, il bus dati in ingresso a 16bit agisce su entrambe i registri che
campioneranno solo al momento opportuno, ossia quando ci sarà un dato (PREQ=1)
e a seconda che tale dato sia reale (PIQ=1) o immaginario (PIQ=0).
Tramite questa semplice struttura è immediato separare parte reale e parte
immaginaria del dato permettendo poi una trattazione del tutto indipendente.
I registri lavorano alla frequenza di PCLK mentre la logica a valle lavora con un
proprio clock a 24MHz (CLK24). Per sincronizzare tra loro questi circuiti si
utilizzano i due segnali F1 ed F2, inizializzati a 0, al fine di instaurare un protocollo
di hand-shake. Questo compito è affidato alla STATE MACHINE che oltre a
sincronizzare i dati con il CLK24 genera la sequenza opportuna dei segnali per
poterli scrivere nella memoria buffer. Quando il registro a 16bit campiona un dato e
lo ha disponibile all’uscita (Q[15:0]) alza il segnale F1. A questo punto la STATE
MACHINE campiona a sua volta il dato (CLK24) alzando il segnale F2 ad
operazione avvenuta. Il registro a 16bit (D[15:0]) trovando F2 a 1 abbassa F1. Tale
operazione indurrà il successivo abbassamento di F2 facendo terminare il ciclo di
comunicazione. Si deduce che mentre il ciclo di lettura consta di un periodo di
PCLK, il ciclo di scrittura dura tre periodi di CLK24. Essendo la data rate in uscita
99
dal DDC di 5MHz occorre verificare quali delle quattro frequenze di lavoro di PCLK
possa essere utilizzata per il trasferimento dei dati.
•
Lettura:
Tl = TPCLK,
•
Scrittura:
Ts = 3 • TCLK24 = 3 • 1 / (24 • 106) = 125ns,
•
Durata totale: Tls = 1 / (5 • 106) = 200ns.
Si tenga inoltre presente che è possibile perdere sino da un ciclo di CLK24 nella
sincronizzazione tra il registro e la STATE MACHINE per cui:
Tls > Tl + Ts + TCLK24
→
200ns > TCLK24 + 125ns +41.67ns
→
→
fPCLK > 30MHz
TPCLK < 33.33ns
Da questi semplici calcoli si ottiene che è possibile utilizzare un PCLK a 80MHz
oppure un PCLK a 40MHz. Utilizzando PCLK a frequenze inferiori si andrebbe a
dilatare il tempo di lettura sui registri a 16bit di Figura 6.9, rendendo impossibile
l’operazione completa di “lettura + scrittura sul buffer” nei 200ns di tempo a
disposizione.
Figura 6.9: Schematizzazione Modulo Interfaccia AD6634
100
6.4.2 Buffer & Controller
Il modulo buffer & controller ha una doppia funzionalità: la prima è quella di
“bufferizzare” i dati che arrivano con regolarità dal modulo interfaccia AD6634
(2byte ogni 200ns quindi una velocità di scrittura sul buffer di 80Msps), la seconda
quella di creare i campi identificativi dei pacchetti del protocollo Ethernet 802.3.
Come mostra lo schema di Figura 6.10 questo modulo può essere diviso in tre
blocchi principali: due memorie da 32byte ciascuna ed un controller.
Dal modulo interfaccia AD6634 arrivano i segnali WE e ADW[4:0] rispettivamente
write enable e l’indirizzo a cui vengono scritti i dati che viaggiano sul bus dati
DMEM[15:0].
In scrittura la memoria è vista a 32 celle da 16bit per cui è logico dedurre che
entrambe le RAM (32 celle da 8 bit) abbiano medesimo indirizzo di scrittura e WE.
La cosa che le differisce nella scrittura è che su una RAM-L (DMEM[7:0]) viene
memorizzato il byte basso e sul RAM-H (DMEM[15:8]) il byte alto.
La lettura è gestita da un controller per evitare le situazioni di buffer empty o
segnalare al microprocessore un buffer full tramite il segnale BUFFULL. Tra le
specifiche è anche richiesta la possibilità di poter scegliere la politica di trasmissione
dei dati: big endian o little endian. Queste due modalità differiscono tra loro nella
sequenza di trasmissione dei due byte alto e basso; nel primo caso viene inviato per
primo il byte basso e successivamente il byte alto, nell’altra modalità avviene il
contrario.
La comunicazione con il modulo interfaccia IIM7010A avviene tramite un bus
unidirezionale DATA[7:0] e i segnali REQ e ACK per la richiesta e la
sincronizzazione delle comunicazione. Nell’istante in cui il controller rileva il REQ
attivo fa partire la sua macchina a stati interna che ha lo scopo di inviare i campi di
intestazione del pacchetto Ethernet scrivendo su DATA-INT[7:0] e inibendo le due
RAM ( _OE1 e _OE2 attivi alti).
I campi di intestazione (costanti) sono strutturati in 17byte e sono seguiti dai
1497byte del pacchetto dei dati veri e propri (caso di pacchetto con dimensione
massima) all’interno del quale i primi 6byte sono riservati al contatore di PPS (2byte)
101
e al contatore di sample (4byte).
Considerando uno stato iniziale in cui non vi siano dati nel buffer e che l’inizio della
scrittura coincida con la richiesta dei dati dal modulo sulla FPSLIC Slave si avrà che,
mentre il controller invia i dati di intestazione, la memoria inizia a riempirsi. Il
software descritto è stato è progettato in modo che la lettura del buffer abbia velocità
superiore rispetto a quella della scrittura, in modo da svuotare il buffer prima che si
riempia, infatti si ha:
•
velocità scrittura buffer → 80Mbps,
•
velocità lettura buffer → 96Mbps (impiega due CLK24).
•
Figura 6.10: Struttura del Modulo Buffer & Controller
102
6.4.3 Hardware Accessorio
Il modulo hardware accessorio svolge essenzialmente due funzioni: dividere la
frequenza di clock in ingresso a 48MHz per ottenere quelle a 24MHz e a 12MHz e
gestire i segnali ENDIAN e BUFFULL. A causa dei limitati I/O del dispositivo è
necessario multiplexare in un unico pin il segnale ENDIAN/BUFFULL (Figura
6.11). ENDIAN si impiega soltanto nel power-up mentre BUFFULL in tutte le
restanti fasi.
In fase di reset il microprocessore forza il vcalore ENDIAN e le due FPSLIC Master
lo campionano (input). Una volta disattivato il reset le due FPSLIC utilizzano tale
segnale come BUFFULL invertendone la direzione (output). Se anche nella seconda
FPSLIC Master diventasse di output si avrebbe un conflitto elettrico sulla linea in
quanto due sorgenti andrebbero a pilotare lo stesso segnale, ecco perché la seconda
FPSLIC Master continua a tenerlo di input segnalando l’over-flow del buffer
attraverso un altro pin alla prima FPSLIC Master che diventa l’unica in grado di
pilotare la linea.
Figura 6.11: Connessioni ENDIAN/BUFFULL
103
L’architettura per la generazione del segnale ENDIAN/BUFFULL è riportata in
Figura 6.12. All’interno del modulo hardware accessorio è presente un divisore di
frequenza per generare frequenze di 12MHz e 24MHz a partire da un clock a
48MHz. Al di sotto del divisore di frequenza si nota la presenza di un fip-flop di tipo
D che campiona il valore di ENDIAN durante la fase di reset.
Durante la fase di reset il segnale DIR disabilita il driver ed evita i conflitti elettrici
sulla linea. Il microcontrollore all’avvio porta a livello logico alto il segnale
_RESET, corrispondente al reset della macchina a stati del FPSLIC Master (RESET
MS MASTER sulla scheda), e all’istruzione successiva (250ns dopo) cambia
direzione al pin ENDIAN/BUFFULL.
Figura 6.12: Modulo Hardware Accessorio FPGA Master1
104
Al termine del reset un contatore a 4 bit incrementato da CLK24 che quando arriva a
15 (15 × CLK24 = 625ns) attiva DIR passando il comando della linea alla prima
FPSLIC Master. La linea ENDIAN/BUFFULL resta quindi flottante per un tempo
pari a 375ns, sufficiente per evitare conflitti elettrici.
I buffer presenti sono in totale quattro, uno per la parte reale ed uno per la parte
immaginaria di ognuno dei due ingressi e quindi mappati due per ogni FPSLIC. Ogni
buffer ha un segnale di buffer-full che tramite l’OR logico sarà collegato al
microprocessore. E’ infatti sufficiente l’over- flow di uno di essi per segnalare la
situazione di anomalia e di perdita dei dati.
6.4.4 Interfaccia IIM7010A
Il modulo interfaccia IM7010A svolge la funzione di instaurare la connessione di rete
con protocollo IEEE 802.3, programmando e controllando il modulo di rete
IIM7010A, e di inviare i dati memorizzati al modulo buffer & controller. La
comunicazione con II7010A avviene attraverso la MCU Interface del chip WIZnet
W3100A che si occupa della gestione del protocollo a livello più alto. Tra le varie
modalità di trasmissione sono state esaminate e approfondite principalmente quelle
che non fanno uso del protocollo di hand-shake (tipico della connessione TCP):
•
IP layer RAW Mode,
•
MAC layer RAW Mode.
Si scegile di non utilizzare un protocollo hand-shake perchè ciò comporterebbe che
ogni trasmissione fosse seguita da una risposta di acknoledge e quindi l’attesa di
tale risposta non permetterebbe al sistema di raggiungere la velocità media di
80Mbps imposta dalle specifiche. Le due modalità differiscono tra loro nella
presenza o meno dell’intestazione di pacchetto effettuata dal chip W3100A.
105
La MCU Interface ha tre diverse modalità di trasmissione selezionabili attraverso i
tre pin di input M0, M1 ed M2:
•
Clocked Mode,
•
External Clocked Mode,
•
Non Clocked Mode.
In modalità Clocked Mode la trasmissione è sincronizzata con l’oscillatore on-board
dell’IIM7010A a 25MHz e raggiunge una velocità di 28Mbps.
In modalità External Mode, con un oscillatore esterno da 66MHz, si raggiunge una
velocità di 40Mbps.
In modalità Non Clocked Mode non è previsto l’uso di clock ed il campionamento
dei dati avviene in corrispondenza dei fronti di _CS e _WR permettendo di non
essere vincolati alla sincronizzazione tra i vari circuiti.
Le figure 6.13 e 6.14 mostrano i diagrammi temporali dei cicli di lettura e scrittura
del modulo di rete in modalità Non Clocked Mode, e in Tabella 6.1 sono riportati i
valori caratteristici delle tempistiche da rispettare.
Figura 6.13: Ciclo di Lettura in Non Clocked Mode
106
Figura 6.14: Ciclo di Scrittura Non Clocked Mode
Tabella 6.1: Tempistiche del Ciclo di Lettura e Scrittura Non Clocked Mode
107
Da prove relative alla scrittura di un pacchetto di dati sul buffer dell’IIM7010A e alla
sua successiva trasmissione, si è verificato che, durante la fase di invio dati il
dispositivo lavora a 100Mbps, durante la fase di scrittura sul buffer (più lunga di
quella di trasmissione) si ha una perdita di tempo che fa scendere la velocità media
sotto i 50Mbps.
Si ovvia al problema parallelizzando le due fasi, ovvero si unisce al trasferimento
non clocked la contemporanea scrittura dei dati sul buffer, instaurando una sorta di
pipeline. Per la gestione del buffer (Figura 6.15) si utilizzano due puntatori:
C0_TW_PR (Stop Pointer) incrementato dal componente sulla MCU Interface
durante la scrittura, C0_TR_PR (Start Pointer) incrementato internamente durante la
lettura.
Figura 6.15: Struttura del Buffer IIM7010A
La prima colonna rappresenta il buffer vuoto con Stop Pointer e Start Pointer che
puntano alla prima locazione. Nella seconda colonna è rappresentato il caso in cui
nel buffer sono presenti 512byte da inviare (200h) e si nota come lo Stop Pointer
punti all’ultima locazione contenente i dati, mentre lo Start Pointer punti alla
locazione corrente di lettura. La terza ed ultima colonna rappresenta l’istante in cui il
pacchetto è stato inviato ed i due puntatori si sono allineati alla fine del pacchetto.
108
Questo è il caso in cui scrittura e lettura del pacchetto sul buffer avvengano in due
fasi distinte; per poter scrivere un pacchetto mentre si sta leggendo il precedente
occorre far uso di due Stop Pointer e di una sequenza di inizializzazione tra l’invio di
due pacchetti in modo da programmare lo Start Pointer sul nuovo indirizzo di inizio
pacchetto. Con tale modifica si raggiunge la velocità media di trasmissione di circa
80Mbps.
Durante la fase di scrittura dei dati sul modulo di rete occorre generare solo la
sequenza opportuna dei segnali _CS e _WR (tempo impiegato 4 periodi). Essendo
tale operazione di semplice gestione, la si riesce a realizzare utilizzando una
macchina a stati a 48MHz (CLK48) dimezzando quindi i tempi di comunicazione
sulla MCU Interface e raggiungendo 98Mbps di velocità media globale.
6.5 Struttura Finale della Scheda
La struttura finale della scheda prevede quattro FPSLIC e cinque moduli di rete,
quattro in trasmissione ed uno in ricezione.
La scelta di prevedere quattro AT94K40 è stata progressiva. Inizialmente se ne era
presunta una per entrambe i canali, ma per problemi di occupazione d’area in termini
di numero di gate disponibili e di numero di connessioni si è passati ad una soluzione
caratterizzata da una FPSLIC Master ed una FPSLIC Slave con conseguente
raddoppio d’area disponibile (comunque insufficiente), accompagnato però da un
significativo aumento delle linee di connessione che in questo modo devono
includere anche i collegamenti tra i due componenti. Così facendo non solo non si
risolvono i problemi d’area, ma si aggiunge l’inevitabile inconveniente del numero di
pin di I/O insufficiente.
Successivamente si è pensato di prevedere una FPSLIC Master a 208 pin, mentre
fino ad ora si era sempre ragionato su quelle a 144, e due FPSLIC Slave a 144;
questa soluzione, pur implementabile, è stata tralasciata poiché non lasciava tanto
spazio ad eventuali sviluppi futuri.
109
Di conseguenza si è giunti alla struttura finale con due FPSLIC Master e due FPSLIC
Slave da 144 pin. La divisione del software sulla piattaforma hardware è mostrata in
Figura 6.8.
Il bus dati che connette le uscite dell’AD6634 con gli ingressi delle FPSLIC Master
può essere “spezzabile” per permettere testing separati dei vari blocchi o per un
eventuale adattamento dei segnali.
Facendo riferimento allo schema elettrico completo si esaminano di seguito tutte le
connessioni. Una coppia Master-Slave controlla un singolo canale quindi le uscite
PA sono connesse attraverso i jumper PCB agli ingressi della Master siglata U18
(PA[0:15]→PA_U[0:15]), le uscite PB sono invece connesse, sempre attraverso i
jumper PCB, alla Master siglata U16 (PB[0:15]→PB_U[0:15]).
Ogni canale possiede i rispettivi segnali di controllo PxREQ e PxACK, mentre
PCLK è comune ed eventualmente può essere ritardato per la sincronizzazione con
una rete di Ex-Or come in Figura 5.12. Le FPSLIC Master ricevono il clock a
48MHz (CLOCK FPSLICM 48) e forniscono i due clock a 48MHz e a 24MHz per le
Slave (CLOCK FPSLICS1,2 48 e CLOCK FPSLICS1,2 24). Inoltre ricevono il reset
dalla macchina a stati per le Master (RESET MS MASTER) ed il segnale di
sincronismo (PPS).
I canali di comunicazione con le rispettive Slave sono AI[0:9], AQ[0:9], BI[0:9],
BQ[0:9], dove 8 dei 10bit sono di dato e 2 di controllo (in Figura 6.10 indicati come
DATA[7:0], ACK e REQ).
Ogni Slave comanda due moduli IIM7010A, in particolare la Slave siglata U25
gestisce il modulo A (U24) tramite i segnali DATA A[0..7], CONTR A[0..3], ADDR
A[0..14] ed il modulo B (U26) tramite DATA B[0..7], CONTR B[0..3], ADDR
B[0..14]; la seconda Slave (U30) comanda i restanti due moduli C (U28) e D (U31)
con i segnali DATA C[0..7], CONTR C[0..3], ADDR C[0..14], DATA D[0..7],
CONTR D[0..3], ADDR D[0..14].
I reset dei moduli sono gestiti dal microcontrollore.
Ogni EEPROM siglata AT17LV010 (1Mbit), U15 U20 U23 e U27 sullo schematico,
comunica con la rispettiva FPSLIC attraverso un protocollo seriale che permette di
110
scaricare i dati dalla memoria all’interno della FPSLIC ogni volta che è resettata la
parte FPGA del dispositivo.
La EEPROM presenta un pin SER_EN# (Figura 6.16) che quando diviene attivo
basso mantiene in reset la FPGA abilitando la propria scrittura. Terminata la scrittura
della memoria viene abilitato il pin OE# che autorizza la FPGA a scaricarsi i dati per
la propria programmazione. Oltre ai segnali esaminati sono state predisposte delle
connessioni supplementari per eventuali sviluppi futuri:
Ø nelle Master entrano i segnali OVR# dei rispettivi AD6645 (OVR_A,B),
Ø 3 linee per ogni coppia che connettono i pin di I/O della Master con i pin di
I/O dalla Slave (RET 10,11,12 e RET 20,21,22) abilitate tramite i jumper
PCB (JP31,32,35,36),
Ø sdoppiamento delle linee PPS e RESET MS SLAVE sulle Slave selezionabili
attraverso dei jumper PCB (JP29,30,33,34),
Ø 16 linee di connessione tra le due MASTER accessibili esternamente
mediante due connettori SMD CN9 e CN10 per eventuali comunicazioni o
per eventuali testing,
Ø 6 linee di test dal microcontrollore alla parte AVR delle FPSLIC, 2 per ogni
Slave ed una per ogni Master (TEST10,20,30,31,40,41),
Ø la FPSLIC1 (U16) può controllare i pin di sincronismo dell’AD6634
(SYNC0,1,2,3),
Ø il clock dell’AD6634 è fornito in ingresso alle due Master (CLK 6634).
Figura 6.16: EEPROM AT17LV010 per FPGA
111
CAPITOLO VII
Microcontrollore AT90S8515
e
IIM7010A in Ricezione
Spiegato il funzionamento della parte inerente l’acquisizione dei segnali, la loro
gestione trattamento e la trasmissione dei dati digitali in pacchetti Ethernet 802.3, è
necessario considerare gli aspetti inerenti la ricezione dei comandi dalla postazione
remota e alla procedura di inizializzazione della scheda. A tale scopo viene inserito
nel circuito stampato un microcontrollore (AT90S8515) ed un ulteriore modulo
IIM7010A.
7.1 Microcontrollore AT90S8515
La presenza di un microcontrollore supplementare esterno si rende indispensabile per
il fatto che il mocrocontrollore integrato nella FPSLIC non possiede abbastanza pin
di I/O. I pin di I/O della parte AVR della FPSLIC sono solo 16 (8 per la PORTD e 8
per la PORTE), mentre per svolgere tutte le funzioni ne servono 26:
• 15 per la gestione della Microport dell’AD6634,
• + 8 per la gestione dei reset dei vari componenti,
• + 2 per la comunicazone I2C col modulo di ricezione,
• + 1 per il segnale di controllo per le FPGA Master (ENDIAN/BUFFUL).
112
Ecco la necessità di utilizzare un microprocessore supplementare con un numero di
pin sufficiente a controllare tutti i segnali. Inoltre sarà possibile utilizzare le linee
rimaste libere per testing generici, realizzati attraverso la comunicazione tra micro e
parte AVR delle FPSLIC.
La scelta del microprocessore si è orientata verso il modello AT90S8515 prodotto
dall’Atmel che, con i suoi 32 pin di I/O garantisce il controllo di tutti i segnali sopra
menzionati.
AT90S8515 ha un’architettura RISC, può funzionare a 4MHz o a 8MHz a seconda
dell’oscillatore che gli viene collegato e può essere programmato in codice C o
assembler con un protocollo seriale (MISO, MOSI, SCK, RESET# sono i segnali
utilizzati) attraverso un connettore “vasca”. Dispone di una memoria Flash interna a
8KB, una SRAM da 512 byte e di una EEPROM anch’essa da 512 byte. Lo schema a
blocchi di questo stadio è mostrato in Figura 7.1.
Figura 7.1: Schema a blocchi Stadio con Microcontrollore AT90S8515
113
7.2 Trasmissione dei Comandi dalla Postazione Centrale e Comunicazione tra
AT90S8515↔IIM7010A
Le specifiche di progetto richiedono la possibilità di poter variare la configurazione
dell’AD6634 in qualunque momento. La soluzione adottata si basa sull’inserimento
di un quinto modulo di rete IIM7010A usato per la ricezione dei pacchetti di dati
contenenti i comandi inviati dalla postazione centrale remota. I comandi ricevuti dal
modulo della Wiznet sono trasmessi al micro che gestisce la riprogrammazione
dell’AD6634.
La comunicazione tra modulo di rete e AT90S8515 avviene su standard I2C con solo
due linee di I/O (PD0 e PD1 sullo schema elettrico). Si tratta di uno standard
sostenuto da due linee bidirezionali (SCL: segnale di clock e SDA: segnale di dato)
che hanno particolari specifiche per la trasmissione dei dati e per il riconoscimento
dell’istante di inizio e fine trasmissione. Le due linee sono in pull-up con delle
resistenze da 4.7KΩ, in modo che quando il bus è libero i due segnali siano attivi alti.
La velocità raggiunta da questo tipo di trasmissione seriale è di 100Kbit/s nello
standard mode, fino a 400Kbit/s in fast mode e fino a 3.4Mbit/s in high speed mode.
Tali velocità sono sufficienti per gestire i segnali di comando e controllo della scheda
in quanto viaggiano a velocità decisamente inferiori rispetto a quelle dei dati.
Essendo il bus bidirezionale, qualunque componente connesso vi può diventare
master o slave; in particolare diventa dispositivo master quello che inizia una
procedura di start. Sulla scheda AT90S8515 fungerà in linea di massima da ricevitore
mentre il modulo IIM7010A da trasmettitore.
Nella Figura 7.2 vengono mostrate le condizioni delle forme d’onda richieste ai due
segnali per la trasmissione dei bit, mentre in Figura 7.3 sono mostrate le condizioni
di start e stop.
Il trasferimento dei dati si compie a pacchetti di 8 bit dopo i quali il dispositivo slave
manda un acknowledge al master in modo da segnalare che è in ascolto ed ha
ricevuto correttamente gli 8 bit (Figura 7.4).
114
Figura 7.2: Trasferimento dei bit sul bus in standard I2C
Figura 7.3: Condizioni di Start e di Stop
Figura 7.4: Acknowledge sul bus in standard I2C
115
Quando il master segnala che si opera una lettura, esso diventa ricevitore (quindi lo
slave sarà il trasmettitore).
L’indirizzo trasmesso subito dopo lo start ha lo scopo di selezionare il dispositivo
con il quale il master vuole comunicare. Ogni dispositivo possiede un proprio
indirizzo caratteristico ottenuto connettendo i pin di indirizzamento all’alimentazione
o alla massa in funzione dell’indirizzo che gli si vuole assegnare.
Il comando ricevuto dal modulo di rete in protocollo Ethernet per riprogrammare
l’AD6634, consiste nel file di configurazione prodotto dal tool di Analog Device che
contiene i settaggi di tutti i registri con i relativi indirizzamenti.
Tale file (che una volta tradotto in esadecimale ha un’occupazione indicativa di
qualche decina di Kbyte) non può essere tutto memorizzato all’interno del micro
(memoria disponibile 8Kbyte) quindi, attraverso I2C il micro riceve i byte di
programmazione per il registro “x” dell’AD6634, li memorizza e poi li passa al
componente mediante la MICROPORT. Una volta terminata questa procedura il
micro è pronto a ricevere altri byte di programmazione e quindi effettuare la scrittura
di un altero registro dell’AD6634.
Se si volesse leggere la configurazione interna dell’AD6634 si dovrebbe operare in
modo duale, ovvero, sempre attraverso la MICROPORT accedere con il micro al
registro dell’ADS6634, leggerne il contenuto e trasmetterlo su I2C al modulo di rete
che attraverso pacchetti Ethernet lo invierà alla stanza di controllo.
Nel micro dovranno essere realizzate le funzioni basilari microwrite e microread che
implementano i cicli di scrittura e di lettura dei registri interni del DDC. Tali funzioni
saranno poi richiamate dal software in modo opportuno tutte le volte che si intenderà
attuare un accesso ai registri dell’AD6634.
La MICROPORT è connessa ad una strip esterna 2 × 11 in modo da poter
visualizzare i segnali in fase di testing. Inoltre rende possibile la programmazione
dell’AD6634 anche da un dispositivo esterno.
Dei jumper “a saldare” permettono di isolare i bus (DM[0..7] e CONTRM[0..6] sullo
schema elettrico) in modo da testare per gradi la scheda in varie sezioni.
116
7.3 Reset Globale della Scheda
Il reset viene fornito alla scheda in due diversi casi: mediante l’apposito pulsante
RESET_HW o a causa dello scendere di una delle alimentazioni al di sotto del 90%
del proprio valore nominale (POWER OFF).
Il pulsante di reset, come da specifica, è posto sul front-plane ed il suo azionamento
provoca anche la riprogrammazione delle FPGA all’interno delle FPSLIC.
Nel secondo caso, il reset è ottenuto con l’ausilio di un componente prodotto dalla
Dallas Semiconductor e distribuito anche da Maxim con la sigla DS1831B (Figura
7.5) in grado di monitorare le alimentazioni e fornire un impulso qualora una di loro
scendesse al di sotto di una certa soglia.
Figura 7.5: Descrizione dei pin dell’integrato DS1831B
I pin IN5V e IN3.3V sono gli ingressi ai quali sono connesse le alimentazioni 5V e
3.3V in modo che possano essere monitorate e che quindi, quando scendono al di
sotto di un certo livello rispetto al valore nominale, i segnali RST#5V o RST#3.3V
siano attivi bassi. Il livello al di sotto del quale deve essere emesso l’impulso su
RST#n è determinato da come è connesso il pin TOLn:
117
TOL5V = 5V
e
VCC ≤ 4.75V
⇒
RST#5V
TOL5V = GND
e
VCC ≤ 4.5V
⇒
RST#5V
TOL3.3V = 3.3V
e
VCC ≤ 3.14V
⇒
RST#3.3V
TOL3.3V = GND
e
VCC ≤ 2.97V
⇒
RST#3.3V
Sulla scheda è stata impostata una soglia del 10% di VCC. I segnali TDn servono ad
impostare il Reset Time Delay; sulla scheda sono stati connessi entrambi a GND
permettendo un ritardo pari a 16ms nel suo valore tipico (Tabella 7.1).
Tabella 7.1: Reset Time-Delay
In Figura 7.6 si riporta un tipico esempio di utilizzo del DS1831B, molto simile
all’implementazione realizzata sulla scheda, in cui oltre a monitorare le due
alimentazioni 3.3V e 5V, si controllano anche due tensioni generiche VSENSE1 e
VSENSE2.
Si può vedere che le due tensioni aggiuntive sono controllate attraverso il sistema
IN1,2 → NMI1,2# → PBRST#5V nel seguente modo: gli ingressi IN1 e IN2 hanno
un comparatore interno con riferimento 1.25V per cui se la tensione su tali ingressi
scende al di sotto di questo valore forniscono un Not Maskable Interrupt sulle
rispettive uscite NMI1#, NMI2# (Figura 7.7).
118
Figura 7.6: Esempio di applicazione tipica per DS1831B
Figura 7.7: Diagramma temporale Not Maskable Interrupt
Il PBRST#5V fornisce l’impulso su RST#5V quando il pulsante che gli si è connesso
viene premuto oppure, se gli è collegato NMI#, quando il segnale in questione
diventa attivo basso. E’ in questo modo possibile controllare qualunque tensione
impostando una rete di resistenze calibrate che forniscono 1.25V nel punto medio del
partitore, in corrispondenza della condizione di “alimentazione caduta”.
119
Sulla scheda oltre alla 3.3V e alla 5V è presente un’ulteriore alimentazione a 2.5V.
Le prime due sono controllate direttamente dai pin del DS1831B, mentre per l’ultima
si utilizza IN1 → NMI1 → PBRST#5V nella procedura sopra descritta.
VSENSE1 assume il valore di 2.5V (VSENSE2 è collegato a massa) ed il partitore
resistivo dovrà essere dimensionato in maniera da fare scattare il reset quando tale
alimentazione scenderà sotto soglia del 10% per cui:
VTP = 2.5 – (0.1 × 2.5) = 2.25V;
VTP
R2
= 1.25;
R1 + R2
1.25
R2
;
=
R1 + R2 2.25
R2 = 100KΩ ⇒ R1 = 80KΩ
In questo modo il segnale di reset globale viene abilitato ogni qual volta si verifichi
una delle seguenti quattro condizioni:
Ø l’alimentazione da 5V scende al di sotto di 4.5V;
Ø l’alimentazione da 3.3V scende al di sotto di 2.97V;
Ø l’alimentazione da 2.5V scende al di sotto dei 2.25V;
Ø il pulsante di RESET della scheda viene premuto.
Il pin RST# del DS1831B, che come abbiamo visto fornisce l’impulso di reset
globale, è connesso al pin di RESET# dell’AT90S8515 e quindi il compito di gestire
questa condizione in maniera opportuna viene affidato ad una procedura software
interna al microprocessore.
120
CAPITOLO VIII
TEST ESEGUITI SULLA BOARD
8.1 Testing AD6645-AD6634
I primi testing effettuati sono stati quelli realizzati con l’ausilio delle Evaluation
Board, prodotte da Analog Device, sul convertitore analogico digitale AD6645 e
sull’AD6634 allo scopo di individuare una configurazione implementabile sul DDC
che garantisse le migliori prestazioni in termini di larghezza di banda, elevata
selettività di filtraggio e risposta piatta in frequenza. Analog Device, in allegato
all’Evaluation Board, fornisce un tool di sviluppo diviso in due parti:
§ Softcell Filter Design che sviluppa le parti relative al progetto del filtro digitale
globale ed alla configurazione della decimazione dell’AD6634,
§ AD6634 Evaluation Software che gestisce la programmazione dell’AD6634 e
permette di testare le uscite, plottando su PC lo spettro e l’andamento temporale
dei segnali.
Per questo test le due Evaluation Board sono state connesse in cascata come previsto
nel progetto finale della scheda, ovvero:
-
Uscita 14 bit AD6645 ←→ Ingresso INA [13:0] dell’AD6634;
-
IEN sempre alto;
-
CLK AD6634 ←→ segnale ENC a 80MHz;
-
EXP [2:0] posti in pull-down.
121
Sull’Evaluation Board dell’AD6634, oltre al componente sono montate diverse strip
per rendere i segnali accessibili esternamente, due connettori per le porte di ingresso,
una FPGA che opera funzioni matematiche sulle uscite (come per esempio la FFT) e
gestisce la comunicazione con il tool attraverso la porta parallela di un PC, ed infine
un connettore di uscita.
Sull’Evaluation Board dell’AD6645, oltre al componente è presente una circuiteria
di condizionamento dei segnali (AIN ed ENC) di ingresso al dispositivo. La
circuiteria in questione è analoga a quella montata sulla scheda finale, ed è già stata
descritta nel Capitolo 4.
La prima operazione che si è svolta è stata la progettazione dei filtri. Il filtro richiede
un basso ripple nella banda del segnale utile (banda piatta) ed una grande
attenuazione al di fuori di tale banda (elevato abbattimento dei segnali spuri fuori
banda). L’intenzione iniziale era quella di riuscire ad acquisire un segnale avente
banda pari a 5MHz, ma questo non è stato possibile perché si andava a violare il
teorema di Shannon. Infatti, essendo il fattore minimo di decimazione del DDC pari
a 32 e la sample-rate di ingresso pari a 80Msps si ottiene una sample-rate massima
di uscita pari a 2.5Msps per i due canali in fase e 2.5Msps per i due canali in
quadratura. Dal momento che il dispositivo esegue un interleaving fra i quattro
canali, il flusso dei dati equivalenti è pari a 5Msps reali e 5Msps immaginari. Risulta
quindi una sample-rate totale pari a 10Msps, cioè esattamente pari al doppio della
banda che si vorrebbe acquisire (5MHz). Considerando il teorema di Shannon e la
non idealità dei filtri, per evitare sovrapposizioni di bande adiacenti (aliasing) si è
scelto di acquisire segnali fino a 3.5MHz. Tale segnale è centrato intorno ai 30MHz
e quindi sarà compreso tra i 28.25MHz e i 31.75MHz; riportandolo in banda base
andrà dai –1.75MHz e i +1.75MHz (si sta parlando di spettri bilateri calcolati
digitalmente). Di conseguenza è stato creato un filtro avente una maschera in cui la
frequenza di taglio è pari a 2MHz (Figura 8.1).
122
Figura 8.1: Maschera del Filtro
I parametri che sono stati scelti per la configurazione sono:
NCO
→ 30 × 106
MCIC2
→ 1,
MCIC5
→ 16,
MRCF
→ 2,
N°taps
→ 32,
Input rate
→ 80MHz,
Output rate → 2.5MHz / canale.
Una volta creata la maschera, le impostazioni del filtro sono salvate e caricate in
un’altra finestra del tool in cui, dopo aver impostato tutti i parametri, è visualizzata la
funzione di trasferimento del filtro. La figura 8.2 mostra il filtro utilizzato.
La Figura 8.3 illustra tutte le possibili alternative della funzione di filtraggio a partire
dai dati forniti al tool. Si hanno diverse possibilità in funzione di RCF (Ram
Coefficient Filter).
123
A seconda delle esigenze, si possono costruire filtri molto selettivi ma con un ripple
molto accentuato, oppure ci si può accontentare di un minor filtraggio ma con banda
estremamente piatta. Per le nostre esigenze si ricorre ad un compromesso tra le due
situazioni.
Figura 8.2: Disegno del Filtro
Figura 8.3: Scelta del Filtro in funzione di RCF
I coefficienti di RCF, automaticamente calcolati dal tool quando si carica la
maschera prescelta, costituiscono il primo passo per il dimensionamento del filtro. Il
secondo passo è rappresentato dall’ottimizzazione della funzione di trasferimento
124
determinata dal solo blocco RCF.
L’ottimizzazione è realizzata andando ad agire sui coefficienti del blocco CIC5.
Poiché caricando la maschera prescelta, il blocco RCF impone una decimazione per
2 al filtro MRCF, per ottenere una decimazione a 32 tappe è necessario imporre al
blocco MCIC5 una decimazione per 16. Questa appena realizzata è la soluzione che
ha fornito i risultati migliori in termini di compromesso tra selettività e banda piatta.
Una volta che è stato prodotto il filtro non resta che settare tutti gli altri registri e
caricare il file del filtro nella parte del tool dedicata alla programmazione
dell’AD6634 (campo in basso nella Figura 8.4).
Figura 8.4: Programmazione AD6634
Il banco di misura predisposto per il test comprende le due Evaluation Board (Figura
8.5), il tool, un PC, un oscilloscopio, un generatore d’onda ed alcuni alimentatori. Le
prove sono state effettuate mettendo come ingresso una sinusoide a 31MHz e una
30MHz. Scopo del test era verificare che il filtro programmato col tool di sviluppo
non portasse in banda aliasing del tono in ingresso. Il segnale di SAMPLE per
l’AD6645 e di clock per l’AD6634 sono stati presi da un oscillatore comune a
80MHz montato sull’Evaluation Board dell’AD6634. Nessun ritardo (catena di ExOr) è stato inserito per la sincronizzazione in quanto l’acquisizione si è fatta su un
solo segnale.
125
I risultati ottenuti dalla finestra di “Analisys” di Figura 8.4 si sono ottenuti abilitando
gli AGC dei due canali. Si può osservare dalla Figura 8.6 (canale B di uscita) come
la componente armonica spuria a “-1MHz”, dovuta all’aliasing prodotto dal
campionamento, sia circa -50dB rispetto al segnale utile a 1MHz riportato in banda
base.
ADC
DDC
Figura 8.5: Banco di Misura
Figura 8.6: Uscita AGCB con ingresso a 31MHz
126
Si noti come l’andamento dello spettro del segnale di uscita segua la funzione di
trasferimento impostata nel filtro di progetto (Figura 8.2) e come la frequenza di
taglio del filtro sia prossima al valore impostato nella maschera (2MHz).
Come mostra la Figura 8.7, anche nel caso del canale A si ha una componente spuria
massima a “–1MHz” leggermente più alta, all’incirca 40dB inferiore rispetto al
segnale utile portato in banda base (1MHz). Per completezza si riportano anche i
risultati ottenuti con in ingresso una sinusoide a 30MHz, che come si vede dalla
Figura 8.8
sono migliori, dal punto di vista della componente spuria massima,
rispetto a quelli appena esaminati.
Figura 8.7: Uscita AGCA con ingresso sinusoidale a 31MHz (AGCB presenta uscita identica)
127
Figura 8.8: Uscita AGCA con ingresso sinusoidale a 30MHz (AGCB presenta uscita identica)
Le immagini precedenti illustrano la soluzione che ha fornito i risultati migliori. La
programmazione del DDC è stata ottimizzata andando a provare il chip su di un
segnale ricevuto dall’antenna e variandone la configurazione fino a trovare una
risposta in frequenza che soddisfasse le esigenze.
La successiva prova è stata quella di testare la programmazione del dispositivo
mediante un microcontrollore esterno; si è utilizzato un micro dell’Atmel (Atmega).
Insieme al file “.svr”, ottenuto dalla programmazione del DDC, si sono implementati
i cicli di scrittura e di lettura della Microport (Figura 5.9 e Figura 5.10) in codice C
ottenendo le primitive microwrite e microread necessarie per la programmazione. Si
è rilevato un problema sul segnale DTACK della microport, infatti la salita di tale
segnale (salita che conferma l’avvenuta comunicazione) è risultata lentissima;
128
probabilmente tanto lenta da far fallire gli accessi interni. L’inconveniente è da
imputare ad un eccessivo carico su tale segnale dovuto alla FPGA dell’Evaluation
Board. Nel progetto della scheda per il radiotelescopio questo inconveniente non si
presenta.
8.2 Testing sulla Board RADIOTELESCOPIO
Dai primi test effettuati sulla board (Figura 8.9) sono stati riscontrati alcuni errori di
realizzazione dovuti ad imperfezioni di layout che hanno portato alla luce la presenza
di cortocircuiti tra le varie linee di alimentazione e le masse. In particolare sono stati
rilevati:
§
cortocircuiti tra 3.3V e 2.5V,
§
cortocircuiti tra 5V e 3.3V,
§
cortocircuiti tra 3.3V e massa digitale,
§
cortocircuiti tra 5V e massa analogica.
Poiché la board è stata realizzata mediante una scheda a 6 strati così predisposti:
§
2 strati esterni (TOP e BOTTOM) per il posizionamento ed il collegamento dei
dispositivi,
§
4 strati interni (INNER1, INNER2, INNER3, INNER4): INNER1 e INNER2 per
le alimentazioni (3.3V e 5V), INNER3 e INNER4 per le masse. L’alimentazione
2.5V è stata realizzata nello strato comprensivo l’alimentazione digitale 3.3V,
per ovviare ai problemi sopra citati, una volta identificati i punti di corto è stato
necessario rimuoverli mediante foratura dei VIAS di collegamento tra i vari INNER.
La rimozione di un corto all’interno della footprint dell’AD6634 ha reso
inutilizzabile la board per un testing completo, ma grazie alla possibilità prevista in
fase di progetto di poter testare la scheda a sezioni è stato possibile effettuare un
primo testing sullo stadio di condizionamento e adattamento dei segnali di ingresso.
129
Figura 8.9: Board RADIOTELESCOPIO
8.2.1 Testing Primo Stadio
I primi test effettuati sul primo stadio della board (zona rossa Figura 8.10), inerenti
alla verifica dei livelli di tensione ai capi dei vari componenti presenti, hanno portato
subito alla luce un problema nella linea di distribuzione dei segnali con logica TTL.
Ci siamo infatti accorti che i segnali a logica TTL non giungevano ai chip con i
livelli di tensione definiti dallo standard stesso. Per capire da dove scaturiva questo
problema, si è eseguita una misura step by step sui livelli dei segnali presenti sugli
ingressi e sulle uscite dei vari componenti di questo stadio, adattandoli alle specifiche
volute nel caso in cui questi non risultavano idonei. Per fare tale operazione è stata
utilizzata una scheda “millefori” (Figura 8.10), dove si è ricostruito a ritroso il
percorso di propagazione del segnale di ingresso in logica TTL. Il problema è stato
risolto inserendo un carico resistivo di 50Ω in uscita all’integrato siglato
130
MAX9321BESA (Figura 8.10 zona blu).
Figura 8.10: Scheda “millefori”
Il livello di condizionamento dei segnali è stato testato ad una frequenza di ingresso
di 10MHz per i limiti dovuti al generatore d’onda che non forniva segnali precisi a
frequenze più elevate. Infatti, all’aumentare della frequenza, venivano introdotte
interferenze dovute alla sola presenza della sonda in prossimità del circuito falsando
le rilevazioni.
Al fine delle funzionalità del testing realizzato, la frequenza utilizzata si è rilevata
sufficiente poiché si è voluto verificare che i livelli di tensione forniti in ingresso ed
in uscita ai vari dispositivi rispecchiassero le specifiche degli standard.
La prova effettuata è stata la stessa sia per il segnale di sample che per quello di
sincronismo, ed ha prodotto risultati analoghi. Per sintetizzare il discorso si riportano
i risultati derivanti dalle prove operate sul segnale di sample. In riferimento allo
schema di Figura 4.1 si propone il percorso:
IN→ECL→buffer ECL→Fan Out Buffer→ECL>>TTL
Dando un ingresso ECL mediante il generatore d’onda si può notare come i livelli di
tensione all’ingresso del componente siglato MC100EL13 (Figura 8.11) siano
consoni ai valori dei data sheet del chip riportati in Tabella 8.1.
131
Figura 8.11: Ingresso MC100EL13
Tabella 8.1: Specifiche per ingresso ECL del chip MC100EL13
Le uscite del modulo Fan Out Buffer rilevate, coincidenti con gli ingressi ENC e
ENC# dell’AD6645, sono mostrate in Figura 8.12 e 8.13.
132
Figura 8.12: Segnale ENC su AD6645
Figura 8.13: Segnale ENC# su AD6645
Si osservi come tali valori rientrino nelle specifiche dell’AD6645 riportate in Tabella
133
8.2, in cui il valore minimo di tensione picco picco richiesto è 0,4V
Tabella 8.2: Specifiche Digitali AD6645
Un altro canale del Fan Out Buffer è dato in ingresso al modulo (SK100ELT) che
trasla il segnale logico ECL allo standard TTL. Il segnale d’uscita da tale modulo
(Figura 8.14) costituisce il clock a 80MHz dell’AD6634. Si segnala che una parte
delle sovraelongazioni dei segnali è dovuta alla sonda che non è esente da rumori
come in teoria dovrebbe.
Figura 8.14: CLK AD6634 a livello logico TTL
134
8.2.2 Prove di Comunicazione
Questa è l’ultima fase di test, ovvero quella che verifica il corretto funzionamento di
ogni tipo di circuito fino alla ricezione dei dati attraverso la scheda di rete (schema a
blocchi in Figura 8.15).
Il modulo IIM7010A è stato collegato, tramite un cavo cross, alla scheda di rete di
un normale PC sul quale e stato precedentemente installato un software che permette
di visualizzare e salvare tutti i pacchetti che transitano attraverso la scheda di rete del
computer. All’atto della mappatura dei moduli della FPSLIC sono stati impostati
correttamente i campi del protocollo Ethernet 802.3 (Figura 6.7), mentre per ciò che
riguarda i dati, sono stati simulati implementando un contatore sequenziale in modo
da facilitare l’identificazione di un eventuale errore in fase di ricezione dei pacchetti.
Chiaramente nel campo DATA sono stati implementati anche i contatori di PPS e di
sample.
E
M
U
AI[15:
AI
B&C
INT.
AI[15:0
]
7010A
INT.
7010A
AI
AD663
A
D
HARDW.
Figura 8.15 : Schema a Blocchi prove di Comunicazione
Dalle prime prove effettuate, sul modulo di rete non è stata riscontrata la presenza di
alcun dato. Verificata la bontà del software di programmazione della FPSLIC si è
pensato che il problema risiedesse nella comunicazione tra FPSLIC e E2PROM,
come poi è stato. Si è, infatti, rilevato un ulteriore mal funzionamento hardware della
board, originato da un errore sullo schematico che si è poi inevitabilmente ripercosso
sulla realizzazione del layout.
135
La struttura hardware del sistema prevede che in fase di ripristino dal segnale di reset
la FPSLIC generi automaticamente un clock e lo comunichi alla E2PROM
abilitandola all’invio del software di programmazione (i due componenti comunicano
serialmente e ad ogni impulso di clock corrisponde un bit di dato inviato).
Controllando la configurazione dei pin M0 ed M2 della FPSLIC (Tabella 8.3) ci si è
accorti che questi sono stati connessi in maniera errata (non connessi anziché a
massa) e ciò non permetteva di generare l’output clock per l’autoconfigurazione dalla
E2PROM. Collegando direttamente sulla board i pin M0 ed M2 a massa e ripetendo le
prove si è ottenuta la comunicazione prevista tra i chip.
In Figura 8.16 si riporta una videata significativa del software di monitoraggio della
rete.
In
particolare
(FF.FF.FF.FF.FF.FF),
si
possono
l’indirizzo
riconoscere
del
mittente
l’indirizzo
dei
del
pacchetti
destinatario
in
transito
(05.01.03.49.A7.0B), il tipo di protocollo utilizzato per la comunicazione (802.3) e
delle informazioni sommarie come la lunghezza del pacchetto e l’ora di
trasmissione/ricezione. La parte inferiore della videata permette di visualizzare in
dettaglio tutti i byte transitati, disponendoli a righe di 16 nei formati esadecimali e
ASCII.
Tabella 8.3: Configurazione pin M0 e M2 FPSLIC
Questo software si è rilevato molto utile nella fase di impostazione del protocollo di
rete in quanto permette la visualizzazione di tutti i byte trasmessi, compresi i campi
di intestazione. Le forme d’onda dei segnali su IIM7010A “catturate” durante la fase
di inizializzazione sono riportate in Figura 8.17. In tale figura si possono notare i
segnali di REQUEST (D15), INTERRUPT (D9) e il bus dati DATA[7:0] (D7…D0).
136
Figura 8.16: Software di Monitoraggio Rete
Figura 8.17: Dettaglio Sequenza di Inizializzazione su IIM7010A
137
Conclusioni
Scopo della tesi è lo studio e il progetto di un ricevitore digitale da applicare al primo
prototipo europeo orientato a SKA (Square Kilomatre Array), denominato BEST-1
(Basic Element for the SKA Training). La tesi è stata sviluppata nei laboratori
dell’IRA (Istituto di Radio Astronomia), mentre lo sviluppo hardware della scheda è
stato affidato ad una ditta esterna
Accurate indagini di mercato hanno portato al soddisfacimento delle primarie
specifiche richieste dal sistema e di seguito riportate:
1. acquisizione e conversione A/D ad alta velocità;
2. acquisizione e conversione A/D ad alta precisione;
3. trasferimento dati ad alta velocità con protocollo IEEE 802.3;
4. basso costo;
5. programmazione ricevitore digitale da stazione remota.
Per quanto riguarda l’acquisizione e la conversione analogico-digitale ad alta
velocità e ad alta precisione è stato scelto un convertitore prodotto da Analog Device
e siglato AD6645 che, in perfetto accordo con il teorema di Shannon, permette di
campionare il segnale analogico al suo ingresso (30MHz) con una sample-rate di
80Msps, fornendo campioni digitali con una risoluzione di 14bit.
Per la conversione in banda base del segnale campionato si è scelto un Digital Down
Converter programmabile (DDC), anch’esso prodotto da Analog Device e siglato
138
AD6634, che ne permette anche il filtraggio e la decimazione, fornendo alla sua
uscita parole di 16bit sulle due vie (in fase e in quadratura) ad una data-rate di 5MHz.
La scelta è ricaduta su questo componente perché concepito dalla casa costruttrice
per lavorare in coppia con AD6645.
Il terzo punto, che data l’elevata velocità richiesta (320Mbps) comporta una struttura
organizzativa dei dati rapida e complessa, è risultato essere il più impegnativo.
L’organizzazione dei dati è stata gestita mediante l’utilizzo di quattro FPGA prodotte
da Atmel e siglate FPSLIC AT94K40, dispositivi formati da matrici di celle
programmabili composte da circuiti logici elementari. I circuiti implementati
all’interno di questi dispositivi hanno permesso:
§
l’acquisizione dei dati dall’AD6634;
§
la gestione dei dati acquisiti;
§
la generazione delle sequenze di intestazione di pacchetto Ethernet 802.3;
§
la creazione dell’interfaccia necessaria alla trasmissione dei dati sui
moduli di rete.
Per la trasmissione fisica dei dati in rete si è fatto uso di quattro componenti siglati
IIM7010A e prodotti da WIZnet che, attraverso un interfaccia ad alto livello
semplice e veloce con le FPSLIC, hanno permesso di instaurare una connessione ed
una trasmissione dei dati sino ad una velocità pari a 96.3Mbps cadauno (la velocità
media di trasmissione richiesta da questi moduli è di 80Mbps).
La scelta di prevedere quattro AT94K40 è stata progressiva. Inizialmente se ne era
presunta una per la gestione di tutta la scheda (due ricevitori), ma per problemi di
occupazione d’area in termini di numero di gate disponibili all’interno del chip e di
numero di connessioni, si è passati ad una soluzione caratterizzata da una FPSLIC
Master ed una FPSLIC Slave. Si è ottenuto in questo modo un raddoppio d’area
disponibile (comunque insufficiente), accompagnato però da un significativo
aumento delle linee di connessione che devono però includere anche i collegamenti
tra i due componenti. Così facendo non solo non si sono risolti i problemi d’area, ma
139
si è aggiunto l’inevitabile inconveniente del numero di pin di I/O insufficiente.
Successivamente si è pensato di prevedere una FPSLIC Master a 208 pin, mentre
fino ad ora si era sempre ragionato su quelle a 144, e due FPSLIC Slave a 144.
Questa soluzione, pur implementabile, è stata tralasciata poiché non lasciava tanto
spazio ad eventuali sviluppi futuri. Di conseguenza si è giunti alla struttura finale con
due FPSLIC Master e due FPSLIC Slave da 144 pin.
La specifica del basso costo è stata valutata inizialmente in fase di scelta della
struttura del sistema e nella scelta dei componenti necessaria per la sua realizzazione,
inserendosi già in un’ottica di produzione su larga scala e non di prototipizzazione
fine a se stessa.
Per quanto riguarda la quinta ed ultima specifica si è introdotto un microcontrollore
esterno prodotto da Atmel e siglato AT90S8515 ed un ulteriore modulo di rete
IIM7010A. La presenza di questo microcontrollore supplementare esterno si è reso
indispensabile per il fatto che il microcontrollore integrato nella FPSLIC non
possiede abbastanza pin di I/O per la gestione dei segnali di controllo.
Lo sviluppo dell’hardware del ricevitore digitale si è concluso con la realizzazione
fisica della scheda progettata che, per la complessità realizzativa, non si è potuta
effettuare nei laboratori dell’Istituto Radio Astronomico ma è stato realizzato da una
ditta esterna. Per motivi di spazio la board è stata progettata con un layout a 6 strati e
così predisposti:
§
2 strati esterni (TOP e BOTTOM) per il posizionamento ed il collegamento dei
dispositivi,
§
4 strati interni (INNER1, INNER2, INNER3, INNER4) per le alimentazioni
(3.3V e 5V) e per le masse. L’alimentazione 2.5V è stata realizzata nello strato
comprensivo l’alimentazione digitale 3.3V,
I test effettuati sulla board consegnata hanno portato alla luce la presenza di alcuni
difetti realizzativi imputabili ad errori di layout. Si è quindi provveduto alla
rimozione di tali errori sulla board stessa ed alla loro correzione. La rimozione degli
140
errori ha reso impraticabile una parte del circuito che, grazie alla modularità prevista
in fase progettuale, è stata by-passata permettendo di testare il resto della scheda.
Fortunatamente tale parte, che prevedeva la comunicazione tra AD6645 e AD6634 e
la programmazione di quest’ultimo, si è riuscita a testare utilizzando le Evaluation
Board dei due componenti, connesse in cascata.
Questi test si sono rilevati molto utili in quanto sono serviti per poter apportate
alcune modifiche alla struttura hardware della scheda permettendone così una
corretta acquisizione dei segnali di ingresso ed una corretta trasmissione dei dati in
uscita su protocollo IEEE 802.3. I test effettuati sulla board rivista e corretta hanno
infatti confermato i risultati dei primi test.
Grazie alla grande flessibilità che è stata osservata a livello hardware predisponendo:
jumper “a saldatura” per poter testare la scheda in maniera del tutto modulare ed in
varie modalità di acquisizione dei segnali; linee aggiuntive di connessione tra le
FPSLIC stesse ed il microcontrollore AT90S8515 prodotto da Atmel, sarà possibile
non solo ripetere le prove di laboratorio collegando il segnale radioastronomico
acquisito dalle antenne, ma anche effettuare alcuni testing sulle varie tecniche di
campionamento (di particolare interesse per l’IRA risulta essere l’undersampling che
permetterà una drastica riduzione della velocità di campionamento dei dati da
trasmettere), effettuare prove di adaptive beamforming digitale (implementando
algoritmi dedicati alla mitigazione delle interferenze a radiofrequenza) e soprattutto
capire se il cluster di PC disposto a valle del ricevitore digitale sarà in grado di
acquisire ed elaborare l’elevata mole di dati ricevuti. Questa board sarà un ottimo
banco di prova che fornirà l’esperienza necessaria da riversare ed applicare a sviluppi
futuri, ivi compreso il radiotelescopio di nuova generazione SKA.
In conclusione tutti gli obiettivi della tesi sono stati raggiunti.
141
APPENDICE A
TEORIA DEI SEGNALI
A.1 Introduzione
Un segnale elettrico è genericamente rappresentabile mediante una funzione del
tempo x(t) reale che può assumere, al variare di t , o tutti i valori appartenenti ad un
certo intervallo, oppure soltanto un numero finito di questi. Il parametro t in maniera
del tutto analoga può variare con continuità o assumere una successione numerabile
di valori e quindi si può parlare di:
•
Funzioni continue nei valori e tempo continue,
•
Funzioni discrete nei valori e tempo continue,
•
Funzioni continue nei valori e tempo discrete,
•
Funzioni discrete nei valori e tempo discrete.
Le funzioni tempo discrete sono anche chiamate serie temporali e rappresentano
segnali elettrici che hanno già origine in tale forma, come un segnale in codice,
oppure ottenuti da un segnale tempo continuo mediante un’operazione detta
campionamento.
A.2 Segnali Periodici Tempo-Continui
Si consideri un segnale x(t) periodico tempo-continuo con periodo T0 (Figura A.1):
x(t+T0)=x(t)
142
∀t ∈ ℜ ,
Figura A.2: Segnale Periodico Tempo-Continuo
se sono soddisfatte le condizioni di Dirichlet:
1. x(t) è assolutamente integrabile su un periodo T0:
T0
∫ x(t ) dt < ∞
0
2. il numero di massimi e di minimi di x(t) in un periodo è finito,
3. il numero di discontinuità di x(t) in un periodo è finito,
allora x(t) può essere rappresentato come combinazione delle funzioni esponenziali
j 2π
e
n
t
T0
, n ∈ [− ∞,+∞ ] nel seguente modo (serie di Fourier in forma esponenziale):
x (t ) =
∞
∑ cn e
j 2π
n
t
T0
=
n = −∞
1
cn =
T0
∫ x(t )e
∞
∑c e
j 2πnf 0t
n
n = −∞
− j 2π
n
t
T0
dt
T0
Le condizioni di Dirichlet sono condizioni sufficienti ma non necessarie: esistono
cioè segnali che non le soddisfano ma ammettono sviluppo in serie di Fourier. La
serie permette di descrivere con un insieme numerabile di coefficienti complessi cn
143
un segnale tempo-continuo; tale insieme viene detto spettro a righe di x(t) ed è
mostrato in Figura A.2.
Figura A.3: Spettro a Righe
Per segnali x(t) reali, ricordando le proprietà della coniugazione c −n = cn* , si ottiene
la seguente forma dello sviluppo in serie di Fourier:
x (t ) =
a0
∞
∞
+ ∑n =1 a n cos(2πnf 0t ) + ∑n=1 bn sen( 2πnf 0t )
2
an =
bn =
2
T0
T0
2
T0
T0
∫ x(t ) cos(2πnf t )dt,
n≥0
∫ x(t ) sen( 2πnf t )dt,
n ≥1
0
0
A.3 Segnali Aperiodici Tempo-Continui
Si consideri un segnale x(t) aperiodico tempo-continuo (Figura A.3), se sono
soddisfatte le condizioni di Dirichlet:
144
x(t)
Figura A.3: Segnale Aperiodico Tempo-Continuo
1. x(t) è assolutamente integrabile su un periodo T:
T
∫ x(t ) dt < ∞
0
2. il numero di massimi e di minimi di x(t) in un periodo è finito,
3. il numero di discontinuità di x(t) in un periodo è finito,
allora esiste la trasformata di Fourier del segnale x(t) definita come:
X ( f ) = ℑ{x (t )} =
∞
∫ x ( t )e
− j 2πft
dt
−∞
Anche in questo caso le condizioni di Dirichlet sono condizioni sufficienti ma non
necessarie. La trasformata di Fourier X(f) è in generale una funzione complessa e
rappresenta la densità spettrale del segnale aperiodico x(t). Il segnale originale può
essere riottenuto mediante la seguente formula di anti-trasformazione:
−1
x (t ) = ℑ { X ( f )} =
∞
∫ X ( f )e
j 2πft
df
−∞
145
Per segnali x(t) reali che ammettono trasformata di Fourier, ricordando le proprietà
della coniugazione X*(f)=X(-f), si ottiene:
x (t ) =
∞
∞
−∞
0
∫ X ( f ) cos(2πft + arg[ X ( f )])df = ∫ 2 X ( f ) cos(2πft + arg[ X ( f )])df
per cui un segnale reale aperiodico trasformabile può essere interpretato come
somma infinita di cosinusoidi di ampiezza infinitesima 2|X(f)|df con frequenza f ≥ 0
e fase arg[X(f)].
A.3.1 Proprietà della Trasformata di Fourier
Siano x(t), y(t) funzioni F-trasformabili, allora valgono le seguenti proprietà:
•
Linearità:
ℑ{a ⋅ x (t ) + b ⋅ y (t )} = aℑ{x (t )} + bℑ{ y (t )}
•
X(0) rappresenta l’area sottesa da x(t):
X (0) = ∫ x (t )dt ,
ℜ
•
x(t) reale pari ⇔ X(f) reale pari,
•
x(t) reale dispari ⇔ X(f) immaginaria dispari,
•
ℑ{ x * (t )} = X * ( − f ),
•
ritardo temporale:
ℑ{ x(t − t0 )} = ℑ{x (t )}e − j 2πft0 ,
•
teorema Parseval:
∫ x (t ) y
ℜ
146
*
(t )dt = ∫ X ( f )Y * ( f )df ,
ℜ
a, b ∈ ℜ ,
•
teorema Rayleigh:
E = ∫ x (t ) dt = ∫ X ( f ) df ,
2
ℜ
•
1
f
X ( ), a ∈ ℜ − {0},
a
a
derivazione:
ℑ{
•
ℜ
cambio di scala:
ℑ{ x( at )} =
•
2
d
x (t )} = j 2πf ⋅ ℑ{x (t )},
dt
convoluzione:
ℑ{ x (t ) * y (t )} = ℑ{x (t )} ⋅ ℑ{ y (t )},
•
moltiplicazione:
ℑ{x (t ) ⋅ y (t )} = ℑ{x (t )} * ℑ{ y (t )},
•
traslazione in frequenza:
ℑ{ x(t )e j 2πf 0t } = X ( f − f 0 ),
•
modulazione a prodotto:
ℑ{ x(t ) cos(2πf 0t + ϕ )} =
•
e jϕ
e − jϕ
X ( f − f0 ) +
X ( f + f 0 ),
2
2
dualità:
se ℑ{x (t )} = X ( f ) allora ℑ{ X (t )} = x ( − f ).
147
A.3.2 Ripetizione periodica di una funzione
Dato un segnale aperiodico x(t) con trasformata di Fourier X(f) si definisce
ripetizione periodica di x(t) (Figura A.4) con periodo T e frequenza fondamentale
f0=1/T la funzione:
x p (t ) =
∞
∑ x(t − kT )
k = −∞
Figura A.4: Ripetizione Periodica
Si dimostra facilmente la seguente relazione tra i coefficienti cn della serie di Fourier
di xp(t) e la trasformata di Fourier del segnale aperiodico x(t) (Figura A.5):
cn =
1
n
⋅ X ( ) = f 0 ⋅ X ( nf 0 )
T
T
Questa relazione pone in evidenza il fatto che i coefficienti cn, a meno di una
costante
moltiplicativa,
si
ottengono
dalla
trasformata
X(f) mediante un
campionamento con intervallo pari a f0. Per l’unicità degli sviluppi in serie e
dell’integrale di Fourier si può dire che la conoscenza dei campioni X(nf0) di X(f)
equivale alla conoscenza di xp(t), quindi:
x p (t ) = f 0
∞
∑ X (nf
n = −∞
148
0
)e j 2πnf0t
Figura A.5: Relazione tra Coefficienti cn e F-trasformata Segnale Aperiodico
A.4 Segnali Tempo-Discreti o Serie Temporali
Si consideri la serie temporale {xn}={…, xn-1, xn , xn+1 , …} i cui elementi si
succedono con intervallo T sull’asse dei tempi e possono essere sia continui che
discreti nei valori. Questa serie può rappresentare un segnale elettrico che ha già
origine in tale forma oppure essere ottenuta mediante campionamento di una
funzione x(t) con periodo T.
x n = x (nT ), n ∈ Z
Si può definire la trasformata di Fourier della serie mediante la relazione:
X s ( f ) = ℑ s [{xn }] =
∞
∑x e
n
− jn 2πfT
, n ∈Z
n = −∞
dove Xs(f) è una funzione periodica di periodo:
f0 =
1
T
Il segnale originale può essere riottenuto mediante la seguente formula di antitrasformazione:
149
x n = ℑ −s 1{ X s ( f )} =
1
f0
∫ X s ( f )e
j 2πn f f
0
df = T
∫X
1
f0
s
( f )e j 2πnfT df
T
Si riporta di seguito la relazione che lega la trasformata di un segnale discreto e la
trasformata dei suoi campioni:
Xs( f ) =
1
T
k
∑X( f + T )
k
Si evidenzia l’analogia tra la ripetizione periodica di un segnale tempo-continuo e la
trasformata dei campioni di una serie temporale, quest’ultima infatti rappresenta la
traslazione di kf0 della trasformata Xs(f), a meno di una costante moltiplicativa 1/T.
DIMOSTRAZIONE:
f0
k
ℑ {∑ X ( f + )} = T
T
k
−1
s
2
k
∫ ∑ X ( f + T )e
− f0
df =
k
2
=T∑
k
j 2πnf / f 0
f0
+ k ⋅ f0
2
∫ X (ξ )e
j 2 πn ξ / f 0
dξ =
f
− 0 + k ⋅ f0
2
= T ⋅ x ( nT ) = T ⋅ ℑ −s 1{ X s ( f )}
C.V.D
A.4.1 Teorema del campionamento nel dominio del tempo (teorema di Shannon)
L’operazione di campionamento temporale di un segnale passa basso x(t) con banda
[-fm,fm], cioè con spettro nullo per
campionamento f0 soddisfa la relazione:
150
f ≥ f m , è reversibile se la frequenza di
f0 > 2 fm
Infatti se tale relazione risulta verificata non vi sarà aliasing in frequenza (Figura
A.6), ovvero non si avrà sovrapposizione delle funzioni X(f+nf0) al variare di n;
pertanto dai campioni x(nT), aventi trasformata Xs(f), si determina esattamente il
segnale x(t), avente trasformata X(f), isolando la componente a bassa frequenza
mediante filtraggio passa basso.
Figura A.6: Teorema del campionamento
A.4.2 Trasformata Discreta di Fourier (DFT)
La trasformata discreta di Fourier, comunemente nota in letteratura con l’acronimo
DFT (Discrete Fourier Transform), risponde all’esigenza di implementare al
calcolatore la trasformata di Fourier continua di una funzione del tempo, mettendo in
relazione due N-ple di numeri generalmente complessi.
Data una N-pla { xn }nN=−01 la DFT produce la N-pla { X q }qN=−01 con la seguente legge:
N −1
X q = ∑ x k e − j 2πkq / N , q = 0,1,..., N − 1
k =0
La formula di anti-trasformazione IDFT (Inverse Discrete Fourier Transform) è:
151
xn =
1
N
N −1
∑X
q= 0
q
e j 2πnq / N , n = 0,1,..., N − 1
Realmente non è possibile memorizzare né un numero infinito di termini né un
numero infinito di valori, infatti il calcolo effettivo della trasformata di Fourier di un
segnale numerico richiede: di considerare un numero N finito di campioni relativi ad
una finestra temporale finita di durata N∆T, dove ∆T rappresenta la loro spaziatura
temporale e, di calcolare la trasformata su di un numero finito di punti nell’intervallo
d’interesse. Le serie temporali così ottenute sono processate dal sistema di calcolo ed
il risultato ottenuto rappresenta l’integrazione numerica della trasformata di Fourier,
ovvero la DFT , la quale deve approssimare la trasformata continua. La DFT viene
definita immaginando che la finestra temporale sia ripetuta sull’asse temporale con
periodo N∆T calcolandone poi la serie di Fourier. Per le proprietà della trasformata di
Fourier questo equivale ad operare un campionamento nel dominio delle frequenze.
Si consideri il segnale x(t) e la sua F-trasformata X(f) e se ne costruiscano le
ripetizioni periodiche:
x p (t ) = ∑ x (t − kT )
k
X p ( f ) = ∑ X ( f − nF )
n
Campionando in N punti un periodo di tali funzioni e scegliendo N=FT, i passi di
campionamento risultano:
∆T = T
N
=1
F
∆F = F = 1
N
T
Ponendo ora x pn = x p (n∆T ), X pq = X p ( q∆F ) per n,q=0,1,…,N-1 risulta:
152
X pq = ∆T ⋅ DFT [{x pn }nN=−01 ], q = 0,1,..., N − 1
x pn = 1
∆T
⋅ IDFT [{ X pq }qN=−01 ], n = 0,1,..., N − 1
In sintesi la DFT permette di porre in relazione biunivoca i campioni della ripetizione
periodica di una funzione nel dominio del tempo con i campioni della ripetizione
periodica della sua F-trasformata (Figura A.7).
Figura A.7: DFT
Se la distanza tra due campioni successivi ∆T è successivamente elevata si può
risalire senza problemi a x(t) (condizione di assenza di aliasing temporale); un
discorso del tutto analogo si può fare nel dominio delle frequenze parlando quindi di
condizione di assenza di aliasing in frequenza. Per ottenere una buona risoluzione del
campionamento i valori ∆T e ∆F devono essere piccoli, il che va a contrastare la
condizione di assenza di aliasing.
153
In generale, per avere comportamenti soddisfacenti sia in termini di risoluzione che
in termini di aliasing, è conveniente avere N elevato, a discapito però di una maggior
complessità di calcolo.
A.4.3 Fast Fourier Trasform (FFT)
La complessità della DFT e della IDFT è lagata al numero N di campioni, infatti per
ogni riga dello spettro è necessario risolvere la:
N −1
X q = ∑ x k e − j 2πkq / N
k =0
per tutti gli N campioni del segnale da analizzare. Questa operazione può essere
velocizzata utilizzando apposite tabelle in cui sono memorizzati i valori:
WNq = e − j 2πq / N
detti twiddle factors, ed effettuando una moltiplicazione per ogni valore di N.
Supponendo N pari, si riscriva la DFT suddividendo i campioni di indice pari e
dispari:
Xq =
N
−1
2
∑x
N
−1
2
2k
k =0
=
k =0
N
−1
2
∑x
e − j 2π 2 kq / N + ∑ x 2k +1e − j 2π ( 2 k +1) q / N =
N
−1
2
2k
k =0
e − j 2π 2 kq / N + e − j 2πq / N ∑ x 2k +1e − j 2π 2 kq / N , q = 0,1,..., N − 1
k =0
suddividendo ulteriormente per q minore o maggiore di N/2 si ottiene:
Xq =
N
−1
2
∑x
k =0
154
2k
e
− j 2π 2 kq / N
+e
− j 2 πq / N
N
−1
2
∑x
k =0
2 k +1
e − j 2π 2 kq / N , q = 0,1,...,
N
−1
2
XN
2
+q
=
N
−1
2
∑x
k =0
N
−1
2
2k
e − j 2π 2 kq / N + e − j 2πq / N ∑ x 2k +1e − j 2π 2 kq / N , q = 0,1,...,
k =0
N
−1
2
Le sommatorie di cui sopra, rappresentano rispettivamente le DFT a N/2 punti dei
campioni di indice pari e dispari (Figura A.8). Quindi si è ottenuta la DFT a N punti
mediante 2 DFT a N/2 punti e N/2 moltiplicazioni. Reiterando il procedimento sino
alla DFT a 4 punti, ottenuta da 2 DFT a 2 punti e 2 moltiplicazioni, si ottiene una
DFT a N punti con una complessità pari a:
N / 2 + 2 * N / 4 + 4 * N / 8 + ... + N =
N
N
N
(log 2 N − 1) = log 2
2
2
2
contro una complessità di N2 dell’applicazione diretta.
Figura A.8
E’ importante osservare che la FFT non introduce errori nel calcolo della DFT, in
quanto rappresenta solamente un algoritmo per il calcolo della stessa. Eventuali
errori rispetto all trasformata continua, sono introdotti dalla discretizzazione.
155
APPENDICE B
TEORIA DELLA CONVERSIONE
ANALOGICO DIGITALE
B.1 Generalità sui Segnali Numerici
Un segnale può essere definito come una funzione o una grandezza che contiene
informazioni sullo stato o sul comportamento di un sistema fisico. Anche se i segnali
possono essere rappresentati in molti modi, l’informazione è sempre contenuta nelle
variazioni di una o più grandezze nel tempo o nello spazio e matematicamente sono
rappresentati come funzioni di una o più variabili indipendenti. Tali variabili possono
essere continue o discrete, così come il valore del segnale stesso.
I segnali numerici sono quelli per cui sia il tempo che l’ampiezza sono discreti, a
differenza di quelli analogici che sono a tempo ed ampiezza continui.
I segnali che vengono considerati nella seguente trattazione sono di tipo binario,
ossia sono serie temporali formate da cifre binarie o BIT (BInary digiT).
L’intervallo Tb fra due successive cifre binarie viene detto tempo di bit, mentre il suo
inverso Br viene detto frequenza di cifra o bit rate.
Tb = tempo di bit,
Br = bit rate.
L’informazione emessa dalla sorgente può già presentarsi al sistema sotto forma di
segnale numerico, ma alle volte può presentarsi in forma analogica ed il relativo
equivalente numerico viene ottenuto mediante conversione analogico-digitale.
156
Ovviamente dovrà essere possibile effettuare la conversione inversa (conversione
digitale-analogica) per poter ricostruire il segnale originario.
B.2 Conversione Analogico Digitale
La conversione di un segnale reale analogico tempo continuo x (t ) con banda di
frequenza compresa nella gamma
[ f min , f max ]
si compone delle tre seguenti
operazioni:
•
Campionamento,
•
Quantizzazione,
•
Codifica.
che ora andremo ad analizzare nel dettaglio.
B.2.1 Campionamento
Questa operazione ci permette di passare da una descrizione del segnale tempo
continua ad una descrizione tempo discreta:
x (tn ) = x ( nT ) = xn
cioè una successione temporale continua nei valori che rappresenta esattamente il
segnale x (t ) in istanti discreti nT, dove T rappresenta il periodo di campionamento
(Figura B.1).
La frequenza con la quale occorre campionare il segnale generato da una sorgente
analogica, senza che di questo vengano perse informazioni, dipende dal massimo
valore della frequenza dello spettro del segnale stesso: f max .
Le tecniche che si andranno ad analizzare, utilizzano un passo di campionamento T
uniforme, ovvero prevedono che la distanza temporale tra due campioni successivi
sia costante.
157
Figura B.1: Campionamento di un segnale Analogico
B.2.1.1 Campionamento al Doppio della Massima Frequenza
Il teorema di Shannon per un segnale analogico a banda limitata enuncia che affinchè
sussista la reversibilità tra la conversione analogico-digitale e la conversione digitaleanalogica, l’operazione di campionamento deve essere eseguita ad una frequenza
f s ≥ 2 f max
per cui la minima frequenza di campionamento deve essere: f s min = 2 f max .
Questa è anche chiamata frequenza di Nyquist, ed assicura la ricostruzione “esatta”
del segnale originale partendo dal segnale campionato. Considerando un segnale
analogico tempo continuo a banda limitata, come rappresentato in Figura B.2,
campionandolo con una frequenza fS=2fMAX, si ottiene la distribuzione delle bande
illustrata in Figura B.3.
Figura B.2: Spettro di un segnale analogico tempo continuo a banda limitata
158
Figura B.3: Spettro del segnale campionato a fs = 2fmax
Infatti:
FS ( f ) =
1 +∞
∑ F (2πf + k 2πf S )
T k = −∞
La conoscenza dei valori campionati equivale a quella della ripetizione periodica
della trasformata F(f) di x(t).
In questo caso si evidenzia che le repliche dello spettro del segnale x (t ) , raffigurate
in Figura B.3, non presentano alcun overlap.
Il problema a cui si va incontro campionando alla frequenza di Nyquist un segnale
proveniente da una sorgente RF o IF, è che in realtà questo non è mai filtrato in
modo ideale e quindi presenta code di spettro anche all’esterno della sua banda di
definizione (Figura B.4). Segue che se andiamo a campionare tale segnale con una
frequenza pari a 2fmax si ottiene una sovrapposizione delle bande che non ci permette
più di risalire al segnale originario.
Figura B.4: Spettro di un segnale analogico t. c. a banda limitata con componente di disturbo.
159
Questo fatto lo si può riscontrare in Figura B.5, in cui si nota molto bene la
sovrapposizione tra le bande adiacenti e la conseguente distorsione prodotta sul
segnale in banda base.
Figura B.5: Spettro del segnale a banda limitata con componenti di disturbo, campionato alla
frequenza a fs = 2fd
Da quello che è stato sopra evidenziato, segue che per avere la certezza di poter
risalire in maniera univoca alla funzione originaria, partendo dalla conoscenza dei
valori campionati, occorre campionare il segnale analogico ad una frequenza
fS>2fMAX. E’ abitudine comune prendere, come valore di fS , circa il 40% in più del
doppio di fMAX.
f S ≅ 1.4 ⋅ 2 f MAX
Dalla trattazione appena effettuata si capisce perché risulta di fondamentale
importanza cercare di definire bene la banda del segnale sorgente. Per far ciò si
antepone all’ingresso dell’ADC (Analog to Digital Converter) un filtro analogico
anti-aliasing.
B.2.1.2 Oversampling
La tecnica di campionare il segnale analogico a frequenze superiori a 2fmax è
chiamata oversampling.
Il vantaggio di sovracampionare è che le repliche dello spettro F(f) del segnale x(t),
come mostrano le Figure B.6-7, sono tra loro separate tanto più quanto fs > 2fmax.
Quindi sovracampionando posso minimizzare i requisiti del filtro anti-aliasing in
160
termini di selettività.
Figura B.6: Spettro di un segnale analogico tempo continuo a banda limitata
Figura B.7: Spettro del segnale campionato a fs > 2fmax
B.2.1.3 Undersampling
Attraverso il metodo del sottocampionamento, è possibile campionare un segnale di
tipo passa banda con una sample rate anche molto minore della frequenza prevista
dal teorema di Shannon. Per fare ciò è necessario che il segnale sia stato
preliminarmente filtrato, e che quindi non abbia spettri spuri al di fuori della propria
banda di interesse (Figura B.8). Successivamente si sfruttano le repliche dello spettro
F(f) prodotte dal sottocampionamento per isolare la banda del segnale desiderato.
Per sfruttare appieno le potenzialità di questo metodo senza incorrere in indesiderate
sovrapposizioni spettrali (Figura B.9), occorre scegliere in modo opportuno la
frequenza di campionamento in relazione alla banda del segnale da campionare e alla
frequenza di centro banda.
161
In particolare deve verificarsi il seguente sistema (caso in cui si voglia ottenere una
banda centrata attorno ai 0Hz):
 f S ≥ 2B

 f C = kf S
(B.1)
dove fC indica la frequenza di centro banda, fS frequenza di campionamento, k un
intero positivo e B la banda del segnale. Nel caso in cui si voglia centrare la banda
attorno a B/2, occorre modificare la seconda equazione del sistema (B.1) in:
f C = kf S + B / 2
(B.2)
F(f)
B
f
Figura B.8: Spettro di un segnale analogico tempo continuo a banda limitata
Figura B.9: Spettro del segnale campionato a fs < 2B
Per esempio, considerando il caso in cui il segnale abbia una banda di 10MHz
centrata sulla frequenza di 30MHz, per il teorema di Shannon occorrerebbe
campionare almeno con una frequenza di 70MHz. Il metodo del sottocampionamento
162
permette di portare il segnale in direttamente in banda base secondo le modalità che
ora si andranno a descrivere.
Ricordando la relazione che intercorre tra lo spettro del segnale campionato e lo
spettro della sua ripetizione periodica:
Fs (ω ) =
1
∑ F (ω − kω s )
T k
si dimostra che (v. sistema B.1 con relazione B.2) è possibile campionare una
segnale avente f max = 35MHz con una f s = 25MHz senza perdere informazioni sullo
stesso (Figura B.10-11).
(a)
(b)
(c)
Figura B.10: Sottocampionamento e down-conversion
Dopo che il segnale è stato sottocampionato, e quindi portato in banda base (Figura
B.10b), tramite un DDC si provvede a centrare tale banda attorno allo zero andando a
posizionare la frequenza dell’NCO, contenuto nel DDC, ad un valore pari alla metà
della frequenza massima del segnale passa basso (Figura B.10c). A questo punto, per
depurare il segnale dalle ripetizioni spettrali introdott dal sottocampionamento, a
163
valle del mixer il DDC effettua l’operazione di filtraggio passa basso attraverso una
serie di filtri decimatori programmabili (Figura B.11).
Figura B.11: Filtro passa basso applicato al segnale portato in banda base
Il metodo del sottocampionamento può essere usato per segnali passa banda ben
filtrati, infatti il filtraggio garantisce l’eliminazione di quelle bande spurie che
potrebbero sovrapporsi alla banda utile del segnale dopo l’operazione di
undersampling.
Nell’esempio si è fatta l’ipotesi di sottocampionare con una frequenza pari al valore
estremo della banda inferiore del segnale, ma in realtà, rispettando sempre le B.1 o
B.2, è possibile sottocampionare a frequenze ancora inferiori. In tal nasce un
problema dovuto al fatto che una piccola variazione (jitter) della frequenza di
campionamento produce grandi variazioni di frequenza nella banda del segnale IF.
Ciò comporta una notevole instabilità della fase. In questo caso, come mostra lòa
Figura B.12, l’intervallo di campionamento non risulta essere più uniforme.
In generale, la frequenza con la quale si va a sottocampionare è preferibile che non
scenda al di sotto di 2 o 2.5 volte la frequenza centrale del segnale passa banda.
Il metodo del sottocampionamento è orientato alla down-conversion dei segnali
passa banda, e offre il grande vantaggio di campionare con una sampling rate molto
inferiore a quella imposta da Shannon.
164
Figura B.12: Effetto del jitter nella frequenza di campionamento
B.2.2 Quantizzazione
La quantizzazione è un’operazione non lineare per passare da una successione di
valori tempo continua ad una successione di valori tempo discreta, per cui il
quantizzatore (Figura B.13) è quel dispositivo che trasforma il campione reale x(nT)
nel campione quantizzato con un numero K=2m
livelli: xq(nT). Con m si vuole
indicare il numero dei bit utilizzati per la quantizzazione.
Figura B.13: Quantizzatore
Chiamando –V e V il minimo e il massimo valore che il campione x(nT) può
assumere, la relazione tra il valore continuo x(nT) e quello quantizzato xq(nT) è
rappresentato da una funzione a scala di K livelli, come mostrato in Figura B.14,
dove ?=2V/K rappresenta l’intervallo di quantizzazione.
165
Figura B.14: Funzione a scala
Il quantizzatore associa all’ingresso x(nT) il rappresentante dell’intervallo di
quantizzazione
∆ nel quale cade x(nT). La versione quantizzata del segnale di
ingresso viene indicata con Q(x)=xq(nT).
Risulta evidente che, indipendentemente dalla legge di quantizzazione Q(x), questa é
un’operazione con perdita di informazione e quindi irreversibile, per cui
quantizzando si commette un errore e(nT ) = x q (nT ) − x (nT ) tanto più piccolo
quanto più è elevato il numero K di livelli di quantizzazione (Figura B.15).
Nell’ipotesi di lavorare solo con rumore granulare, indicando con X=X(nT) la
variabile aleatoria che descrive l’ingresso, si definisce rapporto segnale-rumore di
quantizzazione:
E[ X 2 ]
SQNR =
E[(Q ( X ) − X ) 2 ]
Per calcolare tale rapporto, ci si avvale di due ipotesi:
166
Figura B.15: Errore di Quantizzazione
1. Il quantizzatore deve lavorare sempre in modo lineare e quindi mai in
saturazione. In altre parole, come già evidenziato in Figura B.14, x(nT) deve
sempre essere compreso nell’intervallo [-V, V]. Questa condizione è necessaria
per avere un errore di quantizzazione sempre compreso nell’intervallo
[− V
K , + V K ] = [− ∆ 2 , + ∆ 2] .
2. L’intervallo di quantizzazione ∆ deve essere piccolo rispetto alla statistica Px(x)
del segnale analogico di ingresso. Si supponga che Px(x) abbia l’andamento
indicato in Figura B.16. Se ∆ è piccolo rispetto alla statistica Px(x), è possibile
considerare Px(x) costante nell’intervallo ∆.
Px(x)
∆
x(nT)
Figura B.16: Possibile statistica del segnale analogico d’ingresso
167
Grazie a quest’ultima ipotesi possiamo supporre uniforme la distribuzione statistica
dell’errore di quantizzazione su ogni intervallo ∆. In altre parole, ciò significa che in
ogni intervallo di quantizzazione, la probabilità che si verifichi un errore è la
medesima su tutto l’intervallo [− ∆ 2 , + ∆ 2] . La densità di probabilità vale:
Pe (e) =
1
K
=
∆ 2V
Si può ora procedere al calcolo di SQNR; in particolare si analizzano i seguenti due
casi: quantizzazione uniforme e quantizzazione non uniforme.
B.2.2.1 Quantizzazione Uniforme
Considerando un ingresso con dinamica [-V,V] e quantizzazione uniforme a K livelli,
e supponendo che l’errore sia distribuito uniformemente sugli intervalli di
quantizzazione di ampiezza ∆ =
2V
, si ha:
K
∆
E[(Q ( X ) − X ) ] = E[e ] =
2
2
V
2
∫e
−∆
2
Pe (e)de =
2
K
∫
−V
K
V2
e
de =
2V
3K 2
2
K
per cui il rapporto segnale-rumore di quantizzazione vale:
SQNR = E[ X 2 ]
dove Fc =
3K 2 3K 2
=
Fc
V2
V2
≥ 1 viene definito fattore di cresta e rappresenta il rapporto tra la
E[ X 2 ]
potenza di picco e la potenza media. Volendo passare ad una rappresentazione in
decibel:
SQNR[dB] = 10 log10 SQNR = 4.77 + 20 log10 K − Fc[dB]
168
e introducendo il numero di bit per campione m = log 2 K , per cui K = 2 m , si ottiene:
SQNR[dB ] = 4.77 + 20m log10 2 − Fc[dB ] =
= 4.77 − Fc[dB] + 6m
Risulta evidente come l’incremento di un bit per campione provochi un aumento di
6dB in termini di SQNR e ciò significa un miglioramento di 6dB sulla qualità del
segnale. E’ importante notare che con la quantizzazione uniforme l’errore assoluto è
lo stesso su tutti gli intervalli di quantizzazione, ma l’errore relativo, cioè rapportato
al valore x(nT) in ingresso al quantizzatore, è più alto per bassi valori di x(nT). Per
ovviare a tali inconvenienti si possono prendere intervalli di quantizzazione più
piccoli (quantizzazione fine) per valori bassi di x(nT) ed intervalli di quantizzazione
più grandi dove x(nT) assume valori elevati, realizzando così una quantizzazione non
uniforme.
B.2.2.2 Quantizzazione Non Uniforme
Per ottenere un rapporto segnale-rumore di quantizzazione accettabile a tutti i livelli
del segnale, è necessario realizzare una quantizzazione non lineare che renda
l’ampiezza dell’intervallo di quantizzazione ? non costante su tutta la gamma
dinamica del segnale x(nT). Come mostrato in Figura B.17, la non linearità può
essere introdotta anteponendo al quantizzatore uniforme un blocco compressore,
generalmente costituito da un amplificatore logaritmico che ha il compito di
amplificare i livelli più bassi del segnale e di comprimere quelli più alti.
COMPRESSORE
N.L.
y(nT)=C(x(n
QUANTIZZATORE
xq(nT
UNIFORME
x(nT)
Figura B.17: Quantizzatore Non Uniforme
169
L’espressione y ( nT ) = C ( x ( nT )) prende il nome di legge di compressione. Il
quantizzatore uniforme realizza intervalli con ampiezza costante qy, ai quali
corrispondono intervalli di diversa ampiezza qx (Figura B.18). Occorre notare che in
fase di ricezione, per riottenere il corretto segnale analogico, occorre inserire un
blocco duale del compressore per eliminare la non linearità introdotta da
quest’ultimo. Il blocco in questione è chiamato espansore, e la legge a cui fa capo è
detta legge di espansione (riga tratteggiata in Figura B.18):
x(nT ) = C −1 ( y (nT ))
C(x)=y
qy
x
qx
Figura B.18: Legge di Compressione per Quantizzazione non Uniforme
Determinazione della legge di compressione con rapporto SQNR indipendente
dalla statistica del segnale di ingresso.
Facendo riferimento a x ∈ I (i ) dove con I (i ) si intende l’i-esimo intervallo di
quantizzazione con rappresentante xˆ ( i ) , detta q x l’ampiezza di tale intervallo e
supponendo intervalli di quantizzazione molto piccoli, tali da rendere lineare a tratti
la legge di compressione, è lecito scrivere:
170
qy
qx
dC ( x )
dx
≈
x = xˆ ( i )
= C& ( xˆ ( i ) )
e quindi
qy
q x = & (i )
C ( xˆ )
Grazie alle ipotesi precedentemente introdotte, si ha:
qx
E[e 2 x ∈ I ( i ) ] =
2
2
∫
−q x
e2
qy
1
q2
de = x =
qx
12 12C& 2 ( xˆ ( i ) )
2
che ovviamente dipende dall’intervallo I (i ) nel quale cade il campione d’ingresso x.
Per eliminarne la dipendenza, si media tale funzione su tutto l’intervallo [-V, V].
Applicando il teorema della probabilità totale ed indicando con f X ( x ) la funzione
densità di probabilità della variabile aleatoria X:
K
E[e 2 ] = ∑ E[e 2 x ∈ I ( i ) ]P[ x ∈ I ( i ) ] =
i =1
K
= ∑ E[e 2 x ∈ I (i ) ]∫
i =1
=
q y2
K
∑ C&
12
i =1
=
q y2
2
i =1
f X ( x)dx =
1
f X ( x )dx =
(i )
( xˆ (i ) ) ∫ x∈I
K
∑
12 ∫
x∈I ( i )
x∈I
(i)
f X ( x)
dx
C& 2 ( xˆ (i ) )
Poiché nelle ipotesi fatte risulta C& 2 ( xˆ ( i ) ) = C& 2 ( x ), ∀x ∈ I ( i ) , si può scrivere:
171
q 2y
q 2y V f X ( x)
f X ( x)
E[e ] =
dx =
dx
∑
12 i =1 ∫ x∈I ( i ) C& 2 ( x )
12 −∫V C& 2 ( x)
2
K
Il rapporto segnale-rumore di quantizzazione vale perciò:
V
x 2 f X ( x )dx
∫
E[ X 2 ]
−V
=
SQNR =
E[e 2 ] q 2y V f X ( x)
dx
12 ∫−V C& 2 ( x )
L’obiettivo è quello di rendere indipendente tale rapporto dalla statistica di X; a tal
2
fine scegliendo C& 2 ( x ) = l
x2
, si ottiene:
V
x 2 f X ( x )dx
E[ X 2 ]
12l 2
∫
−V
SQNR =
=
=
E[e 2 ] q 2y V x 2 f X ( x )
q 2y
dx
12 ∫−V
l2
che come si vede non dipende dalla statistica di X (quantizzatore ottimo). La legge di
compressione cercata risulta pertanto del tipo:
C ( x ) = A ln x ⋅ sign ( x )
dove si impone la condizione di antisimmetria C ( − x ) = C ( x ) .
Rimane ora un ultimo problema da risolvere: il logaritmo di x, con x<1 è negativo.
La soluzione che si adotta è quella di inserire un tratto a caratteristica lineare
nell’intorno di x=0 (Figura B.19). Il problema che fa sorgere tale tratto lineare, è che
nella zona intorno allo zero si ha che SQNR torna a dipendere dalla statistica del
segnale d’ingresso.
172
C(x)=y
-V
x
V
Figura B.19
Per approssimare la caratteristica di Figura B.19, sono note due leggi: una europea ed
una americana.
In ambito europeo la legge di quantizzazione non lineare, denominata companding
law A (Compression and Expansion Law), è stata definita in modo da poter
facilmente implementare i circuiti di compressione. La legge di compressione A
(parametro che caratterizza la legge) è governata dalle seguenti relazioni:
C ( x) =
C ( x) =
A⋅ x
1 + ln A
sign ( x ) ,
1 + ln( A ⋅ x )
1 + ln A
sign ( x ) ,
0≤ x ≤
1
A
1
≤ x ≤1
A
In Figura B.20 si riporta l’andamento della legge di compressione A normalizzata dal
CEPT (Conferenza Europea delle Amministrazioni delle Poste e Telecomunicazioni)
al variare di tale parametro. In base a tale normativa, il valore del parametro A è stato
fissato a:
A=87.6
173
che risulta essere il valore più idoneo ai fini dell’ottimizzazione del rapporto SQNR.
Figura B.20: Curve caratteristiche di compressione per diversi valori del parametro A
Negli Stati Uniti il ITTCC (International Telegraph and Telephon Consultative
Committee) ha normalizzato una funzione di compressione denominata legge di
compressione µ (parametro che caratterizza la legge) governata dalla seguente
relazione:
C ( x) =
ln(1 + µ ⋅ x )
sign( x )
ln(1 + µ )
dove il parametro µ è stato fissato al valore:
µ=255
che risulta essere quello più idoneo ai fini di ottimizzare il rapporto SQNR.
Da un punto di vista grafico le due leggi di compressione si possono ritenere
coincidenti.
174
B.2.3 Codifica
Con questa operazione ciascuno dei valori campionati e quantizzati che formano la
serie temporale xq(nT), viene codificato con una parola di m bit {b1…bm} detta parola
di codice (Figura B.21),
xq(nT
{b1…bm
CODIFICATOR
Figura B.21: Codificatore
dove m è il più piccolo intero per cui è soddisfatta la relazione:
m ≥ log 2 K
In conclusione la conversione analogico digitale viene sintetizzata nello schema a
blocchi di Figura B.22, dove sono state raggruppate nello stesso blocco funzionale le
operazioni di quantizzazione e codifica in quanto, pur essendo concettualmente
distinte, vengono effettuate contemporaneamente con un unico circuito.
x(t)
x(nT)
CAMPIONATO
{b1…bm}
QUANT.-
Figura B.22: schema a blocchi del convertitore A/D
175
APPENDICE C
TEORIA FILTRI DIGITALI
C.1 Sistemi Lineari Tempo Invarianti Tempo Discreto
Un sistema è definito matematicamente come una trasformazione univoca che mappa
una sequenza di ingresso x(n) in una sequenza di uscita y(n):
y(n)=T[x(n)]
come rappresentato in Figura C.1.
x(n)
T[
y(n)
Figura C.2: Sistema
La classe dei sistemi lineari è definita mediante il principio di sovrapposizione degli
effetti, infatti se y1(n) e y2(n) sono le risposte rispettivamente agli ingressi x1(n) e
x2(n), un sistema è lineare se e solo se:
T [ax1 (n) + bx 2 (n)] = aT [ x1 ] + bT [ x 2 ] = ay1 (n) + by 2 (n)
dove a e b sono costanti arbitrarie.
La classe dei sistemi invarianti alla traslazione è caratterizzata dalla proprietà che, se
y(n) è la risposta all’ingresso x(n), allora y(n-k) è la risposta all’ingresso x(n-k), dove
k è un intero negativo o positivo. Quando l’indice n è associato col tempo,
l’invarianza alla traslazione corrisponde all’invarianza nel tempo.
176
Poiché in generale una qualsiasi sequenza può essere espressa come:
x( n) =
+∞
∑ x(k )δ (n − k )
k = −∞
dove δ(n) rappresenta la sequenza campione unitario (Figura C.2),
1, n ≠ 0
δ ( n) = 
0, n = 0
Figura C.2: Sequenza campione unitario
grazie alle proprietà di linearità e di tempo invarianza:
 ∞

y (n) = T  ∑ x(k )δ (n − k ) =
 k = −∞

=
∞
∑ x(k )T [δ (n − k )] =
k = −∞
=
∞
∑ x ( k ) h( n − k )
(C.1)
k = −∞
dove con h(n) si vuole rappresentare la risposta del sistema alla sequenza campione
unitario δ(n). Ogni sistema LTI (Lineare Tempo Invariante) è quindi completamente
caratterizzato dalla risposta al campione unitario h(n). L’espressione (C.1) è
comunemente chiamata somma di convuluzione, per cui:
177
y (n ) =
∞
∑ x(k )h(n − k ) = x(n) ∗ h(n)
k = −∞
Si definisce sistema stabile un sistema nel quale ogni ingresso limitato provoca
un’uscita limitata, per cui i sistemi LTI sono stabili se e solo se:
∞
S=
∑ h(k ) < ∞
k = −∞
Si definisce inoltre sistema causale un sistema nel quale l’uscita per ogni n=n0
dipende dall’ingresso soltanto per n ≤ n0 , per cui un sistema LTI è causale se e solo
se la risposta al campione unitario è nulla per n<0.
C.2 Trasformata Z
Così come la trasformata di Laplace può essere considerata una generalizzazione
della trasformata di Fourier nella teoria dei sistemi a tempo continuo, la trasformata
Z può essere considerata una generalizzazione della F-trasformata nella teoria dei
sistemi tempo discreto.
La trasformata Z , X(z), di una sequenza x(n) viene definita come:
∞
∑ x( n) z
X ( z) =
−n
n = −∞
dove z è una variabile complessa. Esprimendo la variabile complessa z in forma
polare come z = rejω, si può trovare una correlazione con la trasformata di Fourier:
X (re jω ) =
∞
∑ x(n)(re
jω
) −n =
n = −∞
=
∞
∑ x( n) r
n = −∞
178
−n
e − jωn
Pertanto la trasformata Z di x(n) può essere interpretata come la trasformata di
Fourier di x(n) moltiplicata per una sequenza esponenziale. Per r=1, ovvero |z|=1, la
Z-trasformata coincide con la F-trasformata della sequenza.
In generale la regione di convergenza della serie di potenze complessa che
rappresenta la trasformata Z è data da un cerchio di raggio z centrato nell’origine:
ℜ− < z < ℜ+
La Tabella C.1 raggruppa le principali proprietà della trasformata Z, molte delle
quali sono di grande utilità nel campo applicativo.
Tabella C.4: Proprietà Z-traformata
179
C.3 Filtri Trasversali
Se si vuole realizzare un filtro numerico tramite l’utilizzo di un calcolatore o
mediante circuiti di signal processing hardware occorre esprimere la relazione di
ingresso-uscita mediante algoritmi di calcolo, ovvero tramite un insieme di
operazioni o blocchi elementari. La scelta più conveniente risulta quella che si basa
sulle tre operazioni fondamentali quali l’addizione, il ritardo temporale e la
moltiplicazione per una costante. L’algoritmo di calcolo per realizzare il filtro è
pertanto definito da una struttura consistente in una interconnessione di queste tre
operazioni di base.
Si consideri il quadripolo di Figura C.3, costituito da linee di ritardo, da prese che
prelevano versioni diversamente ritardate dei segnali di ingresso x(n) e di uscita y(n),
da circuiti moltiplicatori a coefficienti costanti e da circuiti sommatori.
Figura C.3: Filtro LTI causale in forma I
La figura mostra una possibile realizzazione di un sistema LTI causale (realizzazione
in forma I), mettendo in evidenza i cammini di retroazione. Si noti che l’uscita allo
stato attuale risulta essere dipendente anche dalle uscite a stati precedenti. I blocchi
di ritardo rappresentano buffer nei quali vengono memorizzati i valori degli ingressi
e delle uscite a istanti antecedenti lo stato attuale:
N
M
k =1
k =0
y (n) = −∑ a k y (n − k ) + ∑ bk x (n − k )
180
(C.2)
Prendendo la trasformata Z di ambo i lati:
N
M
K =1
k =0
Y ( z )(1 + ∑ a k z − k ) = X ( z )∑ bk z − k
si deduce che:
M
H ( z) =
∑b z
k =0
N
−k
k
1 + ∑ ak z
=
−k
Y ( z)
X ( z)
(C.3)
k =1
C.3.1 Filtri IIR
Un sistema che presenta una struttura del tutto generale come quella di Figura C.3 e
quindi una funzione di trasferimento di tipo (C.3) prende il nome di filtro ricorsivo o
IIR (Infinite Impulse Response). In un sistema avente questa tipologia il valore
dell’uscita all’istante n-esimo dipende oltre che dall’ingresso anche dai valori
dell’uscita negli istanti precedenti. In generale, sebbene risulti difficoltoso esplicitare
la risposta impulsiva di un filtro IIR essa consterà certamente di un numero infinito
di termini. Questi filtri, causa la presenza di zeri al denominatore, possono risultare
instabili.
C.3.2 Filtri FIR
I filtri non ricorsivi o filtri FIR (Finite Impulse Response) possono essere considerati
una sottofamiglia dei filtri IIR, infatti se dalla struttura generale di Figura C.3 viene
eliminata la sezione di retroazione si ottiene la struttura che caratterizza il filtro FIR
(Figura C.4). E’ pertanto possibile ottenere un filtro non ricorsivo causale annullando
i termini ak dalla descrizione alle differenze finite (C.2) di un filtro LTI causale
generico, risulta quindi:
181
Figura C.4: Struttura Filtro FIR
M
y (n) = ∑ bk x(n − k )
(C.4)
k =0
Ricordando l’espressione (C.1) e per le proprietà della convoluzione la (C.4) diviene:
M
y (n) = ∑ hk x (n − k )
k =0
dalla quale si evince che nei filtri FIR i coefficienti bk della rappresentazione alle
differenze finite coincidono con i coefficienti della risposta all’impulso hk, per cui la
risposta all’impulso ha un numero finito M+1 di campioni (Finite Impulse Response)
che coincidono con i coefficienti dei moltiplicatori bk dell’equazione alle differenze
finite (Figura C.5).
Figura C.5
182
Passando alla rappresentazione nel dominio della Z-trasformata si ottiene:
M
M
k =0
k =0
H ( z ) = ∑ bk z − k = ∑ hk z −k
da cui la caratteristica dei filtri FIR di avere solo ed esclusivamente poli nell’origine
e quindi una stabilità sempre accertata. Inoltre, grazie alla caratteristica di avere una
risposta all’impulso finita, risulta semplice progettare filtri FIR con risposta
all’impulso finita e quindi fase lineare (grosso vantaggio nella realizzazione di
strumentazione di misura) non dovendo far seguire al filtraggio uno stadio di
equalizzazione come accade per i filtri IIR.
Per questi motivi nelle applicazioni digitali convenzionali, l’uso dei filtri non
ricorsivi è da preferirsi all’uso dei filtri ricorsivi.
C.3.3 Progetto filtri FIR: Alcuni metodi
Nella sua accezione più generale, un filtro numerico è un sistema a tempo discreto
invariante alla traslazione realizzato utilizzando un’aritmetica a precisione finita. Il
progetto dei filtri numerici richiede tre passi fondamentali:
1. la specificazione delle proprietà desiderate dal sistema,
2. l’approssimazione di tali specifiche per mezzo di un sistema causale a
tempo discreto,
3. la realizzazione del sistema usando l’aritmetica a precisione finita.
Dato un insieme di specifiche nella forma rappresentata in Figura C.6 il passo
successivo è quello di trovare un sistema lineare a tempo discreto la cui risposta in
frequenza cada all’interno delle tolleranze prescritte.
A questo punto il problema del progetto del filtro diventa un problema di
approssimazione che nel caso di un FIR sarà di tipo polinomiale. Nel seguito
verranno citate alcune tra le principali metodologie di progetto di filtri numerici FIR.
183
Figura C.6: Insieme di Specifiche
Metodo della finestra temporale:
questo metodo si basa sul troncamento della risposta all’impulso ideale che avendo
una durata illimitata non è fisicamente realizzabile; ciò equivale alla moltiplicazione
della risposta all’impulso per una finestra di M campioni (Figura C.7). Questa
tecnica di progettazione cerca il tipo di finestra migliore per limitare lo scostamento
dalla idealità.
Figura C.7: Progetto Filtri FIR, metodo finestra temporale
184
Si tratta perciò di un metodo iterativo, nel quale il filtro ideale di partenza viene
approssimato pesando la sua risposta all’impulso nel tempo con diverse finestre
utilizzando un numero sempre diverso di campioni, finché lo spettro della sequenza
così ottenuta rispetta la maschera. Il limite di questo metodo è che la banda di
transizione ΦSTOP-ΦB non è facilmente prevedibile e inoltre il ripple si presenta
amplificato in prossimità della suddetta.
Metodo equiripple o di Remez:
Tale metodo, chiamato anche metodo di Parks-McClellan, è un metodo iterativo che
minimizza l’errore massimo tra la risposta desiderata e quella effettiva. L’errore
viene distribuito in tutta la banda passante e oscura generando delle ondulazioni nella
risposta in frequenza di ampiezza costante: ecco perché chiamato anche equiripple.
Con questo metodo si è in grado di ottenere, a parità di frequenza di taglio e di
reiezione in banda oscura un filtro di ordine minore rispetto a quello ottenuto con il
metodo delle finestre. Le relazioni che permettono di stimare l’ordine M̂ del filtro,
sono espresse in Figura C.8.
Figura C.8: Progetto filtri FIR, metodo Remez
185
C.4 Filtri Multirate
Al giorno d’oggi, molti sistemi di comunicazione digitali richiedono l’applicazione
di filtri multirate, ovvero di filtri in cui la data rate d’ingresso e la data rate d’uscita
sono due valori distinti tra di loro. Questi sistemi sono spesso interfacciati a
dispositivi quali DAC (Digital Analog Converter) e ADC (Analog Digital
Converter). Quando il filtro multirate lavora su di un DAC, l’utilizzatore finale
desidera solitamente un filtro a interpolazione che generi quindi più punti di
riferimento (output data rate > input data rate) per permettere una ricostruzione più
regolare e precisa della forma d’onda desiderata. Quando invece il filtro sta
ricevendo informazioni da un ADC, l’utilizzatore finale desidera solitamente un filtro
a decimazione in modo che i dati possano essere sovracampionati, facilitando un
maggior rapporto segnale rumore.
Come mostrato in Figura C.9 i filtri a interpolazione sono utilizzati per incrementare
l’output sample rate.
Figura C.9: Filtro a interpolazione nel dominio del tempo e della frequenza
186
Per incrementare la rate di uscita risulta necessario generare nuovi punti campione da
posizionare tra i campioni originari e poiché i valori dei campioni generati sono
sconosciuti, questi saranno settati al valore zero. Questa tecnica viene chiamata
upsampling. Inserire degli zeri nel dominio del tempo porta alla creazione di repliche
dello spettro del segnale originale nel dominio delle frequenze, che tradotto significa
introduzione di noise. Fortunatamente il rumore aggiuntivo può essere rimosso
mediante un semplice filtraggio passa basso.
Un filtro a decimazione lavora in maniera del tutto complementare rispetto al filtro a
interpolazione. In questo caso alcuni campioni vengono rimossi (Figura C.10),
decrementando quindi la rate di uscita e riducendo la frequenza di Nyquist. Se si
desidera rappresentare correttamente un segnale campionato, è necessario controllare
che la sequenza decimata non comporti sovrapposizioni spettrali (aliasing). Infatti
l’operazione di decimazione è un’operazione a rischio, nel senso che non comporta
alcuna perdita di informazione se e solo se lo spettro del segnale decimato possiede
una banda F volte più ristretta (F=fattore di decimazione) rispetto al dominio di
Fourier del segnale originale.
Figura C.10: Filtro a decimazione nel dominio del tempo e della frequenza
Solitamente ai filtri multirate è richiesta linearità in fase, quindi nella loro
costruzione si sceglie genericamente una struttura di tipo FIR.
187
APPENDICE D
TEORIA RICEVITORI DIGITALI
D.1 Generalità sugli Apparati Riceventi
Il ricevitore di un radiocollegamento deve compiere essenzialmente due funzioni
fondamentali:
la
demodulazione
del
segnale
RF
(Radio
Frequenza)
e
l’amplificazione dello stesso, per avere in uscita il segnale contenente l’informazione
al necessario livello di potenza. Tali operazioni devono essere compiute con un
degrado dell’informazione tollerabile e stabilito, in genere, entro limiti prefissati.
Si possono distinguere le seguenti quattro categorie di ricevitori:
•
Ricevitore a rilevazione diretta: ricevitore in cui la rilevazione viene
compiuta nello stadio iniziale, mentre tutta l’amplificazione è ottenuta a bassa
frequenza sul segnale già modulato;
•
Ricevitore a reazione positiva: ricevitore in cui è possibile ottenere forti
amplificazioni sul segnale modulato di ingresso grazie alla reazione positiva;
•
Ricevitore TRF (Tuned Radio Frequency): ricevitore in cui l’amplificazione è
ottenuta essenzialmente a radio frequenza con più stadi accordati, e in cui,
allo stadio di amplificazione RF, segue il demodulatore e lo stadio di
amplificazione a bassa frequenza. Nel caso in cui il ricevitore debba captare
frequenze diverse, gli stadi accordati a radio frequanza dovranno essere a
sintonia variabile.
188
•
Ricevitore a supereterodina:
ricevitore in cui l’amplificazione avviene
prevalentemente dopo la conversione del segnale di ingresso RF ad una
frequenza più bassa detta frequenza intermedia IF. Agli stadi di
amplificazione fanno poi seguito la demodulazione e l’amplifacazione in
bassa frequenza del segnale modulato.
Indipendentemente dal tipo di modulazione usato nella trasmissione radio, le
caratteristiche principali che qualificano un ricevitore, oltre ovviamente alla
larghezza di banda di ricezione, sono:
•
Rumorosità propria dell’apparato o sensibilità: capacità dello strumento di
ricevere segnali molto deboli;
•
Selettività: capacità dello strumento di selezionare il segnale desiderato da
altri segnali adiacenti nello spettro;
•
Fedeltà: capacità dello strumento di riprodurre il segnale modulante con una
minima distorsione in frequenza.
Facendo riferimento ai tipi fondamentali di ricevitori sopraelencati si può dire che i
ricevitori a rivelazione diretta presentano scarsa selettività e forte rumore per effetto
di scintillazione che impedisce di ottenere una buona sensibilità; nei ricevitori a
reazione positiva, la sensibilità e la selettività migliorano, anche se, le prestazioni
restano mediocri e la fedeltà scarsa. Per tali motivi questi due tipi di ricevitori
trovano impieghi particolari e comunque circoscritti
nel campo delle frequenze
minori dei 30MHz, dove, dato l’alto livello dei disturbi di antenna, il rumore
dell’apparato perde quasi di significato. I ricevitori TFR possono avere sufficiente
selettività, alta sensibilità e buona fedeltà, però risultano difficilmente sintonizzabili.
Salvo qualche eccezione, il ricevitore più utilizzato è del tipo a supereterodina che, a
patto di una maggior complessità circuitale, riesce a soddisfare nel modo migliore
189
tutte le esigenze di qualità richieste.
D.2 Ricevitore Supereterodina
Un ricevitore supereterodina può essere rappresentato, in linea di massima, mediante
lo schema a blocchi di Figura D.1:
SPEAKER
ANTENNA
MIXER
RF
IF
DEMOD.
AUDIO
AMPLIFIER
AMPLIFIER
DETECTOR
AMPLIFIER
LOCAL
OSCILLATOR
Figura D.3: Sistema Ricevente Supereterodina
La sezione RF ha fondamentalmente il compito di: preselezionare i segnali presenti
all’ingresso del ricevitore per impedire l’accesso di segnali indesiderati agli stadi
successivi grazie ad un filtro che agisce nella banda di interesse della sorgente radio;
adattare il ricevitore all’antenna facendo quindi in modo che tutta la potenza
disponibile dell’antenna entri nel dispositivo ricevente; amplificare il segnale
ricevuto. Una volta amplificato, il segnale RF entra in un mixer. L’altro ingresso del
mixer è comandato da un oscillatore locale a frequenza variabile fOL, regolabile
dall’esterno. Questo stadio, come mostra la Figura D.2, funge da traslatore di
frequenza, portando il segnale sorgente dalla RF alla frequenza intermedia IF.
190
MIXER
fIF = fRF
±
fIF
fRF
Figura D.2: Down-Conversion
Il mixer effettua una moltiplicazione analogica tra i suoi due ingressi e genera in
uscita un segnale con frequenza pari alla differenza tra le frequenze dei due segnali.
Siano x(t ) = A(t ) ⋅ cos(ω i t ) e y (t ) = 2 ⋅ cos(ω OL t ) i segnali presenti all’ingresso del
mixer, rispettivamente provenienti dallo stadio a radio frequenza e dall’ oscillatore
locale. Il segnale z(t) dopo la moltiplicazione analogica sarà:
z (t ) = x(t ) ⋅ y (t ) = A(t ) ⋅ cos(ω i t ) ⋅ 2 ⋅ cos(ω OL t ) =
= A(t ) ⋅ [cos((ω i + ω OL )t ) + cos((ω i − ω OL )t )]
Lo stadio IF è costituito da un filtro amplificatore a banda limitata che quindi
permette il passaggio ad una
sola porzione del segnale RF traslato, come già
evidenziato dalla Figura D.2. La banda del filtro coincide con la banda del segnale
che si vuole ricevere.
Il primo vantaggio riscontrabile nello schema appena descritto è quello di avere il
segnale utile sempre traslato alla stessa frequenza intermedia IF, qualunque sia il
valore della portante, segue perciò che tutte le prestazioni fondamentali del ricevitore
rimangono pressochè inalterate al variare della frequenza di sintonia. In definitiva il
ricevitore supereterodina, nelle sue varianti ad una o più conversioni, è l’unico
ricevitore analogico che offre contemporaneamente:
191
1. Buona sensibilità, ovvero buona capacità di ricevere i segnali deboli.
Questa caratterisctica è dovuta al fatto che l’amplificazione del segnale
viene attuata negli stadi a frequenza intermedia, i quali essendo ad
accordo fisso e ad una frequenza minore rispetto a quella del segnale RF,
possono essere costruiti in modo dedicato per funzionare ottimamente
all’interno della sola banda di lavoro attorno alla frequenza IF. Il fatto di
lavorare solo in una banda attorno alla frequenza IF, permette la
costruzione di blocchi molto validi; tale è il motivo per cui si riescono ad
ottenere amplificazioni molto elevate che permettono di portare segnali
d’antenna dell’ordine dei µVolts a valori di alcuni Volts in uscita,
corrispondente ad un’amplificazione attorno ai 120dB.
2. Buona selettività, ovvero la capacità di selezionare portante e bande
laterali relative alla sorgente radio desiderata attenuando il più possibile
tutti gli altri segnali presenti in antenna. Anche in questo caso si riescono
ad ottenere dei filtri molto buoni in quanto si opera a frequenze minori
rispetto la RF e su bande fisse.
Un altro vantaggio è quello di rendere praticamente trascurabile l’effetto Flicker,
supposta sufficientemente elevata la frequenza intermedia.
Un primo inconveniente consiste nel dover accordare contemporaneamente la
sezione RF e l’oscillatore locale in modo che la differenza delle corrispondenti
frequenze risulti costante. Tale duplice accordo diviene piuttosto complicato nel caso
in cui la sezione RF risulta elaborata.
L’inconveniente principale, risulta però essere dovuto alla presenza della cosiddetta
banda immagine. Si riportino sull’asse delle frequenze f i valori fRF e fOL che come
noto distano tra loro di
rispetto ad
fIF. Se esiste all’ingresso del ricevitore, dalla parte che
fOL è opposta a quella in cui si trova il segnale fRF, un segnale di
frequenza fi (frequenza immagine), tale che f IF = f OL − f i , allora in assenza della
sezione RF questo segnale verrebbe trattato esattamente allo stesso modo del segnale
192
utile (Figura D.3).
fi
fO
fIF
fR
f
fIF
Figura D.3: Frequenza Immagine
In altre parole i segnali a frequenza fRF e a frequenza fi verrebbero traslati alla
frequenza intermedia senza che più la possibilità di essere separati l’uno dall’altro.
Questo è il motivo per cui nello schema a blocchi di Figura D.1 compare il blocco
RF AMPLIFIER che preselezionando il segnale di ingresso attenua fortemente la
frequenza immagine. Si noti che l’inconveniente ora considerato persiste anche in
assenza di segnali nella banda immagine, dato che in essa è almeno sempre presente
il rumore. Per realizzare la preselezione di cui si è detto si impiegano opportuni
circuiti selettivi caratterizzati da un rapporto f
∆f
non troppo elevato onde evitare
eccessive complicazioni circuitali. Nel nostro caso:
f
f
= OL
∆f 2 f IF
per cui ne consegue l’opportunità di impiegare valori di f IF = f OL − f RF
non troppo
piccole rispetto alla frequanza dell’oscillatore locale.
Il valore di fOL può essere maggiore o minore di fRF : se fRF >> fIF la scelta non ha
importanza, in caso contrario conviene scegliere
fOL > fRF
per avere la banda
immagine che cade a frequenze maggiori di della frequenza dell’oscillatore locale.
193
Per ottenere contemporaneamente una forte soppressione della banda immagine ed
un’elevata selettività si può ricorrere ad uno schema a più conversioni, a discapito
però di una maggior complessità circuitale.
Altro problema da considerare è che la presenza di segnali ampi all’interno degli
stadi a frequenza intermedia causano l’apparire di intermodulazioni e armoniche
indesiderate.
Problema dell’intermodulazione
In presenza di ampi segnali, gli stadi che lavorano a frequenza intermedia non
mantengono più un comportamento lineare. La tensione di uscita del generico stadio
IF può essere pertanto espressa dalla relazione serie:
vu = avi + bvi2 + cvi3
dove si è supposto di poter arrestare lo sviluppo al termine di terzo grado.
In presenza di due segnali in ingresso del tipo:
v1 (t ) = V1 cos ω 1t
v 2 (t ) = V2 cosω 2 t
si ottiene in uscita un segnale del tipo:
vu = a (v1 + v 2 ) + b(v1 + v 2 ) 2 + c(v1 + v 2 ) 3
Il termine di terzo grado è causa della presenza di un segnale a frequenza 2 f1 − f 2 ed
ampiezza funzione delle ampiezze dei due segnali di ingresso.
Se, come spesso accade, il ricevitore è accordato alla frequenza f IF = 2 f 1 − f 2 si ha
il fenomeno indesiderato dell’interferenza di intermodulazione, il quale può essere
ridotto solo garantendo una risposta il più possibile lineare ed una buona scelta del
194
punto di riposo.
Anche in questo caso è importante il filtraggio del blocco RF AMPLIFIER, che va ad
eliminare le componenti spurie che potrebbero intermodulare e creare spettri
indesiderati all’interno della banda del segnale utile.
D.3 Ricevitore Digitale
Grazie all’avvento di tecniche di digitalizzazione ad alta velocità e dei ricevitori
digitali è stato possibile beneficiare dei più moderni metodi di trattamento dei segnali
numerici anche nel settore delle radiofrequenze. Negli ultimi 30 anni i radio
ricevitori hanno seguito l’evoluzione generale della tecnica elettronica dai sistemi
analogici verso quelli digitali, dapprima con l’introduzione di display digitali
indicanti la frequenza di lavoro generata da sintetizzatori PLL (Phase Locked Loop)
controllati digitalmente o da DDS (Direct Digital Synthesis) poi con elaborazioni
digitali dei segnali nelle sezioni di banda base.
Attualmente tali elaborazioni si stanno estendendo alla sezione a frequenza
intermedia o addirittura a radio frequenza grazie alla disponibilità sul mercato di
convertitori analogico digitali high speed che permettono già di campionare segnali
analogici con sample rate anche molto maggiori di 50MHz con più di 10 bits di
risoluzione, e di ricevitori digitali integrati che effetuano la down conversion, il
filtraggio passa basso e la
decimazione dei campioni del segnale RF, rendendo
possibile, grazie alla riduzione della larghezza di banda e della sample rate, i calcoli
in real-time come la FFT (Fast Fourier Trasform) per l’analisi di spettro.
Questa tecnica non indica particolari tipi di modulazione, poichè il cuore del
ricevitore digitale è il suo DSP (Digital Signal Processor) che permette di usare lo
stesso sistema sia per segnali e modulazioni di tipo analogico che per segnali e
modulazioni digitali.
Come mostra la Figura D.4, lo schema a blocchi di un ricevitore digitale presenta
notevoli similarità con lo schema a blocchi del ricevitore analogico.
195
ANTENNA
SPEAKER
RF
AUDIO
AMPL.
AMPL.
MIXER
RF
A/D
DIGITAL
DSP
D/A
MIXER
CONV.
FILTER
(DEMOD)
CONV.
DIGITAL
L.O.
Figura D.4: Sistema Ricevente Digitale
Il blocco costituito dall’antenna e dal front-end a radio frequenza (RF AMPLIFIER e
RF MIXER) costituisce la parte analogica del sistema di ricezione. A valle del mixer
analogico, il segnale IF preventivamente filtrato tramite un filtro anti-aliasing, entra
in un convertitore analogico digitale di tipo pipelined che la digitalizza.
Fino a pochi anni fa la tecnologia offriva due alternative:
•
Convertitori SAR (Successive Approximation Register) con caratteristiche
massime di 16 bits di risoluzione e sample rate di 1-2 MSPS. Questi
convertitori utilizzano sequenzialmente un comparatore ed un DAC (Digital
Analog Converter) N volte in un ciclo ed è per questo che sono limitati in
velocità ma non in numero di bits.
•
Covertitori flash con caratteristiche massime di 8 bits di risoluzione e sample
rate di 1-2 GSPS. Questi convertitori utilizzano 2N comparatori che danno il
risultato in un solo confronto e quindi grande velocità a discapito di una
complessità circuitale che cresce esponenzialmente.
Tra i due convertitori si inserisce il pipelined che usa N comparatori per completare
una conversione per ciclo, ciascuna con latenza di N cicli. Una variante di questa
196
architettura sostituisce ciascun singolo comparatore con un convertitore flash ad M
bits riducendo la latenza ad N/M cicli.
Il ricevitore digitale è solitamente contenuto in un singolo chip monolitico che
costituisce il cuore di un sistema di ricezione digitale ( Figura D.5 ).
DIGITAL
MIXER
fs
I
fs
INPUT
DIGITAL
FROM
FILTER
Q
SIN
COS
CLOCK
FROM
A/D
DIGITAL
L.O.
Figura D.5: Digital Receiver Chip
Al suo interno distinguiamo tre importanti sezioni:
•
oscillatore locale digitale o NCO (Numerically Controlled Oscillator),
•
mixer digitale,
•
filtro digitale passa basso a decimazione.
All’uscita del ricevitore digitale, il segnale entra in un blocco demodulatore il quale è
solitamente costituito da FPGA (Field Programmable Gate Array), DSP o processori
generici che effettuano non solo le funzioni di demodulazione ma anche di
equalizzazione del canale, di symbol tracking, di frame detection e di correzione
degli errori.
Si andrà ora ad esaminare nel dettaglio cosa accade all’interno del Digital Receiver
Chip.
197
D.3.1 Oscillatore Locale Digitale
Il numerically controlled oscillator genera campioni digitali di due onde sinusoidali
sfasate tra loro di 90°, creando i segnali seno e coseno. Per implementare queste due
funzioni si può usare un registro a scorrimento a 32-bits chiamato phase accumulator
register, nel quale vengono caricati i valori delle funzioni digitalizzati per poi essere
letti da una LUT (Look-Up Table) come mostrato in Figura D.6. L’oscillatore locale
è sincronizzato con il clock del convertitore analogico digitale per cui i campioni in
uscita dall’NCO hanno una sampling rate identica a quella del convertitore
stesso, il che si traduce in alta stabilità dell’oscillatore locale.
SIN
LOOK-UP
TABLE
PHASE ACCUMULATOR
COS
Figura D.6: Phase Accumulator Register
La rate di uscita dei campioni delle funzioni seno e coseno può essere regolata entro
una vasta gamma di frequenze e con un alto grado di risoluzione programmando la
quantità di avanzamento di fase per campione in modo che ad un aumento di fase
corrisponda un aumento di frequenza. Analogamente ad una diminuizione di fase
equivale un calo di frequenza.
La Figura D.7 mostra lo schema a blocchi semplificato di un oscillatore locale
digitale. L’NCO utilizza un registro a scorrimento ad n bits comandato da un clock a
frequenza di riferimento f REF .
Ad ogni fronte di salita del clock di riferimento l’uscita del phase accumulator
aumenta dell’incremento di fase Pi e alimenta una ROM (Read Only Memory) lookup table che converte le informazioni di fase in campioni digitali di onde sinusoidali.
Per comprendere meglio cosa accade all’interno dell’oscillatore locale digitale si
fornisce un piccolo esempio in cui, per semplicità, si considera una data path di 4
198
bits, cioè n=4 (tipicamente si ha una data path di 32 bits).
Figura D.7: NCO schema a blocchi
L’uscita del phase accumulator è perciò modulo 16, infatti va da 0 a 2n-1, che
all’ingresso della LUT si traduce in un range angolare da 0 a 359.999… gradi
dell’onda sinusoidale. Maggiore è il valore di Pi maggiore è la frequenza di uscita.
Inizializzando il phase accumulator a zero e assumendo Pi=1, ad ogni fronte di salita
del clock di riferimento il phase accumulator si incrementa contando con step 1 e
porta in uscita il valore presente al suo ingresso fino a quando il conteggio arriva a
15, l’uscita torna a 0 e il ciclo ricomincia. Assumendo Pi=2 il contatore modulo 16
sarà incrementato con step 2 ad ogni fronte di salita del clock di riferimento e così
via sino a Pi=2n-1. In Figura D.8 sono riportati graficamente i dati inerenti all’uscita
del phase accumulator (Tabella D.1).
Figura D.8: Dati in Uscita dal Phase-Accumulator
199
Tabella D.1: Dati in Uscita dal Phase-Accumulator
Utilizzando una clock rate di 1MHz, cioè un fronte di salita ogni µ-secondo, la
frequenza di uscita dell’NCO vale:
f out =
Pi
(1MHz )
16
per cui la frequenza dell’NCO può essere programmata dalla DC a f s
2
.
D.3.2 Mixer Digitale
Gli attuali mixer digitali sono sostanzialmente dei moltiplicatori digitali. Quelli
all’interno del Digital Receiver Chip moltiplicano matematicamente i campioni
provenienti dall’ADC con i campioni delle funzioni seno e coseno prodotti
dall’oscillatore locale.
Poichè i due fattori della moltiplicazione hanno entrambi la stessa sample rate, anche
all’uscita del mixer si ottengono campioni alla medesima frequenza.
200
Come evidenziato nella Figura D.9, gli ingressi seno e coseno provenienti dall’NCO
creano le due uscite I e Q ( in fase e quadratura ), dando quindi al mixer digitale la
funzione di demodulatore complesso.
cos(ωOLt)
I
DIGITAL
INPUT
Q
FROM A/D
sin(ωOLt)
Figura D.9: Demodulatore Complesso
Contrariamente al mixer analogico, che genera anche molti segnali indesiderati, il
mixer digitale è prossimo all’idealità e produce solo due uscite: la somma e la
differenza della frequenza dei segnali presenti al suo ingresso.
Un’altra notevole differenza consiste nel fatto che la frequenza centrale del segnale
d’ingresso fSIG può essere traslata direttamente in banda base senza passare per lo
stadio intermedio IF, obbligatorio nei sistemi analogici per ovviare al problema della
frequenza immaginea (Figura D.10).
MIXER
OSCILLATORE
LOCALE
f
0
f
fSIG
Figura D.10: Conversione Diretta in Banda Base
201
Infatti nei ricevitori digitali, la precisione dell’elaborazione del segnale numerico,
l’altissima reiezione dell’immagine (teoricamente infinita) e l’esattezza dei campioni
delle funzioni seno e coseno prodotti dall’oscillatore locale, permette di poter
visualizzare lo spettro del segnale desiderato in banda base, per cui sintonizzando
l’NCO alla gamma di frequenza desiderata, qualsiasi porzione del segnale sorgente
può essere traslato a 0 Hz. Agendo in questo modo, il filtro passa basso a valle del
mixer digitale consente esclusivamente il passaggio del segnale di interesse.
D.3.3 Filtro Digitale Passa Basso a Decimazione
Una volta che il segnale è traslato in banda base, è pronto per il filtraggio. Il filtro
digitale passa basso a decimazione ha come ingresso i campioni provenienti dal
mixer alla sample rate del convertitore analogico-digitale e utilizza un pool di
coefficienti programmabili per implementare una funzione di trasferimento di tipo
FIR (Finite Impulse Response).
Vengono filtrati tutti i segnali da 0 Hz fino ad una frequenza di taglio superiore
programmabile e scartati quelli al suo esterno, com'è mostrato dalla Figura D.11.
Il filtro digitale è in realtà un filtro complesso che è in grado di processare i segnali I
e Q provenienti dal mixer, permettendo alla sua uscita di poter scegliere se lavorare
oltre che con i segnali in fase e in quadratura, anche con il segnale reale, a seconda
dei requisiti del sistema di acquisizione (Figura D.12).
MIXER
LOCAL
OSCILLATOR
0
fSIG
Figura D.11: Filtraggio in Banda Base dopo la Down Conversion
202
fs
I
Q
fs/N
DECIMATING
I
LOW PASS
Q
FIR FILTER
Real
DECIMATION
FACTOR: N
Figura D.12: Filtro Digitale
Influenza del fattore di decimazione N.
Per regolare la larghezza di banda del filtro, bisogna programmare dei parametri
chiamati fattori di decimazione (in quanto funzioni del fattore di decimazione):
•
Output Bandwidht = ( Input Sample Rate )/N
•
Complex utput Sample Rate = ( Input Sample Rate )/N
•
Real Output Sample Rate = 2*( Input Sample Rate )/N
Si vede quindi come il fattore di decimazione N determina il rapporto tra le
grandezze di uscita e di ingresso quali la sampling rate e la larghezza di banda.
In funzione del valore di N, i ricevitori digitali possono essere divisi in due classi:
•
Narrowband receivers:
fattore di decimazione da 32-64 a 65536-131072
secondo il fornitore del circuito integrato; banda da 1 kHz a 1 MHz; utilizzati per
sistemi di comunicazione standard.
•
Wideband receivers: fattore di decimazione da 2 a 64; banda da 1 MHz a 32
MHZ; utilizzati per sistemi di comunicazione a banda larga (CDMA, rivelazioni
radar, radioastronomia).
203
D.4 Applicazione dei Ricevitori Digitali
L’avvento del digitale ha portato diversi vantaggi:con l’utilizzo delle tecniche di
elaborazione numerica del segnale ricevuto, proveniente dalla conversione IF, si ha
riduzione di rumore e disturbi. Il segnale dell'oscillatore locale, un tempo ottenuto
con imprecisi circuiti risonanti LC a capacità variabile poi con rumorosi circuiti PLL,
ora si genera con circuiti a sintesi digitale diretta (DDS) con ovvi vantaggi in termine
di precisione, stabilità e purezza. La trasmissione di informazioni sotto forma
digitale, con le varie tecniche di modulazione e codifica, si traduce in maggior
velocità, minore possibilità di errore, maggior correzione degli stessi e soprattutto
segretezza. Con l’utilizzo di segnali digitali si ha inoltre l’enorme vantaggio di poter
sviluppare calcoli con i dati ricevuti; avendo cioè a disposizione dei bit, su questi è
possibile compiere operazioni matematiche vere e proprie che non si riuscivano a
fare coi segnali analogici. I dati ricevuti possono essere elaborati sia su PC che su
chip migniaturizzati in grado di svolgere operazioni matematiche. Inoltre le
informazioni legate ai segnali ricevuti dall’antenna possono essere facilmente
memorizzate su memorie o su altri “contenitori” digitali di piccole dimensioni e
quindi di facile trasportabilità.
Come più volte sottolineato, poiché l’hardware interno dei ricevitori digitali è
standard per una grande varietà di applicazioni, mentre è il software che ne definisce
il tipo di funzionamento, i digital receivers possono essere usati nei più svariati
sistemi di comunicazione come:
• Radioastronomy Use,
• Signal Intelligence Receiver,
• Direction Finding Systems,
• Cellular Phone Base Station,
• Narrowband Radar or Sonar,
• Scanning Receiver,
• Tunable Bandpass Filter.
204
APPENDICE E
TEORIA DEL BEAMFORMING
E.1 Introduzione al Beamforming
La continua ricerca e lo sviluppo nel tempo di nuove metodologie permetterà di
sfruttare nel miglior modo possibile la risorsa radio. A causa della limitatezza dello
spettro di frequenza disponibile e dell’impossibilità di allocare nuova banda per
incrementare la capacità del sistema, si apre la strada per le tecniche d’accesso
multiplo:
•
TDMA (Time Division Multiple Access): ad ogni utente è riservato, con
periodicità, uno slot temporale nel quale può trasmettere; gli utenti trasmettono
uno per volta ed hanno a disposizione l’intera capacità del sistema.
•
FDMA (Frequency Division Multiple Access): la banda a disposizione è divisa
in tante sotto bande quante sono gli utenti. Vi è contemporaneità delle
trasmissioni, e tutti gli utenti hanno a disposizione solo una frazione della
capacità complessiva del sistema.
•
CDMA (Code Division Multiple Access): gli utenti vengono separati per mezzo
di codici specifici associati ad ognuno di essi, sono possibili trasmissioni
contemporanee nel tempo a scapito però di un maggior impiego di banda.
A questo punto si è deciso di sfruttare anche la dimensione spaziale, quindi nasce:
•
SDMA
(Space
Division
Multiple
Access):
tecnica
che
permette
la
differenziazione spaziale degli utenti consentendo, almeno idealmente, di creare
205
elettronicamente lobi di radiazione specifici per ogni utente in modo da poter
avere trasmissioni contemporanee alla stessa frequenza entro la stessa cella.
Il processo che consente la creazione elettronica del diagramma di radiazione
desiderato è detto beamforming, ed il dispositivo che realizza tale processo è detto
beamformer. Un beamformer non è altro che un filtro spaziale posizionato in cascata
ad un array di sensori (antenne), con l’obiettivo di esaltare la radiosorgente in
presenza di noise ed eliminare le interferenze con un contenuto overlap di frequenza,
provenienti da altre locazioni spaziali. Un sistema progettato per ricevere segnali che
si propagano nello spazio deve considerare che il segnale utile non arriva mai pulito,
ma spesso sovrapposto a segnali interferenti. Se tale sovrapposizione occupa la stessa
banda di frequenza nella stessa finestra temporale, chiaramente non è più possibile
l’uso di un filtro temporale per separare il segnale di interesse dall’interferente.
Tuttavia questi segnali solitamente provengono da diverse locazioni spaziali, per cui
questa separazione spaziale può essere utilizzata per discriminare il segnale utile da
quello interferente grazie all’impiego di un filtro spaziale in ricezione. In maniera del
tutto analoga allo sviluppo di un filtro temporale, che richiede l’elaborazione dei dati
raccolti sopra un’apertura temporale, lo sviluppo di un filtro spaziale
richiede
l’elaborazione dei dati raccolti sopra un’apertura spaziale.
La capacità di distinzione di un segnale che si propaga nello spazio è direttamente
proporzionale all’apertura dell’antenna ricevente; aumentare l’apertura, migliora la
ricezione della radiosorgente. E’ importante evidenziare che in senso assoluto il
formato dell’apertura spaziale non è importante, ma bensì lo diventa in relazione alla
lunghezza d’onda del segnale in ricezione. Una singola antenna fisica, capace di
soddisfare i requisiti richiesti riguardo la distinzione del segnale ricevuto, viene
solitamente utilizzata per segnali ad alta frequenza, poiché la loro lunghezza d’onda è
corta. Quando i segnali di interesse sono a bassa frequenza, un array di antenne
sintetizza un’apertura spaziale molto grande in maniera estremamente più pratica che
tramite una singola antenna fisica.
Un altro vantaggio che deriva dall’utilizzare un array di antenne è la versatilità di
206
filtraggio che offre il campionamento spaziale discreto. In molti campi applicativi è
necessario cambiare la funzione di filtering in real-time per effettuare una
soppressione efficace del segnale interferente. Questo cambiamento si effettua molto
più semplicemente in un sistema discreto, grazie alla facilità con cui è possibile
variare il modo con cui il beamformer elabora i dati ricevuti dalla schiera di antenne.
In questo modo si ottiene la possibilità di puntare elettronicamente il lobo principale
del diagramma di radiazione nella direzione della radiosorgente ed i nulli nella
direzione delle interferenze (Figura E.1). Nello specifico, questo metodo è chiamato:
adaptive beamforming.
Figura E.1: Adaptive Beamforming
La coerenza del segnale è ripristinata sfasando e/o ritardando opportunamente i dati
provenienti dai vari elementi dell’array.
207
Alcune applicazioni in cui trovano uso i filtri spaziali sono riportate in Tabella E.1:
Applicazione
Descrizione
RADAR
Controllo traffico aereo
SONAR
Localizzazione e classificazione sorgente
COMUNICAZIONI
Trasmissione e ricezione direzionale
ESPLORAZIONI GEOFISICHE
Mappatura crosta terrestre, ricerche petrolifiche
ESPLORAZIONI ASTROFISICHE
Rappresentazione dell’universo in alta risoluzione
BIOMEDICA
Monitoraggio del cuore
Tabella E.1: Applicazioni del Beamforming
E.2 Modello di Riferimento
Per comprendere il funzionamento del beamformer, si consideri un array lineare di L
antenne uguali, omnidirezionali ed equispaziate di una distanza d l’una dall’altra
(Figura E.2) sul quale incide un fronte d’onda F con angolo ?0.
Figura E.2: Incidenza di un Fronte d’onda Su un Array di Antenne
Il segnale ricevuto dal primo elemento dell’aray si può esprimere come:
208
~
s0 (t ) = u(t ) cos( 2πf c t + γ (t ) + β )
(E.1)
dove con f c si intende la frequenza della portante, con γ (t ) la variazione di
frequenza, con β la variazione di fase e con u(t) l’ampiezza del segnale ricevuto.
Una rappresentazione più usuale e conveniente è quella che mette in evidenza
s (t ) :
l’inviluppo complesso del segnale ~
0
s 0 (t ) = u (t )e j (γ (t )+ β )
(E.2)
infatti:
{
~
s 0 (t ) = u (t ) cos( 2πf c t + γ (t ) + β ) = Re s 0 (t )e j 2πf ct
}
(E.3)
dove:
s 0 (t ) = u (t )e j (γ (t )+ β ) = u (t ) cos(γ (t ) + β ) + jsin(γ (t ) + β )
(E.4)
Considerando il primo elemento dell’array come elemento di riferimento, se il
segnale sorgente ha origine in un punto dello spazio la cui distanza dall’array è molto
maggiore della dimensione dell’array stesso, ed il fronte d’onda avanza in modo
uniforme e non dispersivo, si introduce nel sistema un ritardo di propagazione. Il
segnale ricevuto da ogni altro elemento della schiera può essere allora rappresentato
come ritardo temporale del segnale di riferimento. Il ritardo temporale è dato
dall’espressione:
τ =
dsinθ
c
(E.5)
dove c = 3 × 108 m/sec indica la velocità della luce.
Il segnale ricevuto dal secondo elemento dell”array si può esprimere come:
~
s1 (t ) = ~
s0 (t − τ ) = u (t − τ ) cos( 2πf c (t − τ ) + γ (t − τ ) + β )
(E.6)
209
Per le proprietà del campo incidente sopra elencate, è lecito considerare:
u (t − τ ) = u (t ), γ (t − τ ) = γ (t )
(E.7)
per cui, utilizzando la rappresentazione che evidenzia l’inviluppo complesso, risulta:
s1 (t ) = u(t )e{ j ( −2πf cτ +γ ( t )+ β )} =
= so (t )e − j 2πf cτ =
= so ( t ) e
= so ( t ) e
dove con λ = c
fc
− j 2πf c
− j 2π
dsinθ
c
=
(E.8)
dsinθ
λ
si indica la lunghezza d’onda in metri del segnale ricevuto.
Generalizzando ora il discorso all’i-esimo elemento dell’array:
s i (t ) = s o (t )e
− j 2π ( i )
i=0,…,L-1
dsinθ
λ
(E.9)
Ponendo:
 s0 ( t ) 
 s (t ) 
 1

s (t ) =  M 


 s L− 2 ( t ) 
 s L −1 (t ) 
210
(E.10)
1


 − j 2λπ dsinθ 

 e


M
v (t ) =
 − j 2π ( L −2) dsinθ 

e λ
 − j 2π ( L −1) dsinθ 

 e λ
(E.11)
s ( t ) = s 0 ( t ) v (t )
(E.12)
risulta:
Il vettore s (t ) viene chiamato vettore di illuminazione, mentre il vettore v(t ) viene
chiamato steering vector e rappresenta quel vettore che contiene tutte le informazioni
sulle risposte degli elementi dell’array ad una sorgente lontana.
Come già evidenziato, il beamforming è una tecnica usata per la formazione in del
beam di un segnale radio proveniente da un preciso punto dello spazio immerso nel
noise e disturbato da segnali interferenti, con lo scopo di annullarne il contributo.
La separazione segnale utile-disturbi, si effettua anteponendo al ricevitore un filtro
spaziale che in funzione del tipo di segnale da processare (narrowband o broadband)
può implementare al suo interno (Figure E.3a-E.3b)algoritmi di elaborazione diversi.
Figura E.3a: Beamformer per segnali narrowband
211
Figura E.3b: Beamformer per segnali broadband
Dallo schema mostrato in Figura E.3a si evince che l’uscita del beamformer ,per
segnali di tipo narrowband all’istante k, è data dalla relazione:
j
y ( k ) = ∑ wi* xi (k )
(E.13)
i =1
mentre per segnali di tipo broadband (dallo schema in Figura E.3b):
j
y( k ) = ∑
i =1
k −1
∑w
*
i, p
xi ( k − p )
(E.14)
p =0
Per ovvia convenienza, si utilizza una relazione ingresso-uscita che permette di usare
indistintamente le due implementazioni:
y ( k ) = w H x (k )
(E.15)
dove wH indica il trasposto coniugato di un opportuno vettore di coefficienti
complessi detti pesi.
212
In Figura E.4 viene illustrato il processo che consente di realizzare elettronicamente
Figura E.4: Schema a blocchi Beamforming
il diagramma di radiazione desiderato considerando M segnali incidenti un array
lineare di L antenne uguali, omnidirezionali ed equispaziate (Figura E.2).
Si supponga di avere un segnale utile, ad esempio quello proveniente dalla sorgente
0, ed M-1 interferenti. Si ipotizzi inoltre M<L e che i fronti d’onda piani incidano
sull`array con angoli ?i con i=0,1,…,M-1.
Viene realizzata una combinazione lineare dei segnali ricevuti dalle antenne che
come già sottolineato, porta l’uscita all’istante t al valore:
y (t ) = w H x (t )
(E.16)
per cui, in maniera del tutto analoga all’analisi fatta per un singolo segnale presente
in ricezione, il generico segnale i-esimo si può scrivere come:
s i ( t ) = s i ( t )v i
(E.17)
dove vi è lo steering vector associato all’i-esimo segnale (Figura E.5) ed assume la
seguente forma:
213
vi = ( v0 i
v1i L v( L −1)i )
(E.18)
Figura E.5: Steering Vector segnale i-esimo
Il segnale totale ricevuto dall’array di antenne si può esprimere come
sovrapposizione rumorosa degli M segnali trasmessi:
M −1
x (t ) = s0 (t )v0 + ∑ si (t )vi (t ) + n (t ) =
i =1
= s 0 ( t ) v 0 + u ( t ) + n (t ) =
= s 0 ( t ) + u (t ) + n ( t )
(E.19)
dove:
•
s0(t) rappresenta il segnale utile,
•
u(t) rappresenta l’insieme degli M-1 interferenti;
•
n(t) rappresenta il vettore i cui elementi sono le componenti di rumore
presenti sulle antenne dell’array.
214
Il rumore n (t ) appartiene ad un processo aleatorio gaussiano ergodico indipendente
a valore medio nullo e varianza σ 2 .
 n0 ( t ) 
 n (t ) 
1

n (t ) = 
 M 


n L−1 (t )
(E.20)
Il segnale in uscita dal beamformer, supponendo di processare un segnale tipo
narrowband, dopo la combinazione lineare assume la seguente forma:
L −1
y (t ) = ∑ x j (t )w *j = w H x (t )
(E.21)
j =0
dove il vettore dei coefficienti complessi wH è la quantità che permette di progettare
elettronicamente il diagramma di radiazione desiderato per ricevere correttamente il
segnale utile ed annullare quanto più possibile l’interferenza. I pesi vengono calcolati
attraverso un DSP (Digital Signal Processing) secondo opportuni algoritmi o criteri.
Con le ipotesi fatte in precedenza, ed in particolare con M<L, il vettore ottimo di
pesi da applicare per ricevere correttamente il segnale utile ed annullare
l’interferenza si ottiene come soluzione del seguente sistema:
 w H v0 = 1
 H
 w vi = 0
per i = 1,2,..., M − 1
(E.22)
Si parla in tal caso di null steering beamforming.
M −1
x (t ) = s0 (t )v0 (t ) + ∑ si (t )vi (t ) + n (t )
(E.23)
i =1
215
 v 00 v01

 v10 v11
M
M
x (t ) = 
 v j 0 v j1
M
M

v
 l 0 vl 1
= (v 0
v1
L v0( M −1)   s0 (t ) 


L v1( M −1)   s1 (t )   n0 (t ) 

  n (t ) 
O M
M

+ 1 =
L v j ( M −1)   si (t )   M 

  n (t ) 
O M
M

  l 
L vl ( M −1)   s M −1 (t )0 
 s0 ( t ) 


 s1 (t )   n0 (t ) 
  n (t ) 

M
+ 1 
L v M −1 ) 
 si ( t )   M 
  n (t ) 

M
  l 

 s ( t )0 

 M −1
(E.24)
dove l=L-1.
Trascurando momentaneamente il rumore e ricordando l’espressione che lega le
grandezze di ingresso e di uscita:
L −1
y (t ) = ∑ x j (t )w *j = w H x (t )
(E.25)
j =0
abbiamo:
y (t ) = (w0
w1
 v 00 v01

 v10 v11
M
M
)
L wl 
 v j 0 v j1
M
M

v
 l 0 vl 1
L v0( M −1)   s0 (t ) 


L v1( M −1)   s1 (t ) 


O M
M


L v j ( M −1)   si (t ) 


O M
M


L vl ( M −1)   s M −1 (t )0 
(E.26)
dove s0(t) rappresenta il segnale utile. Poiché si è interessati alla presenza del solo
segnale s0(t) all’uscita del beamformer, il vettore dei pesi da applicare va quindi
progettato affinché:
216
(w0
w1
 v00 v01

 v10 v11
M
M
L wl ) 
 v j 0 v j1
M
M

v
 l 0 vl 1
L v0( M −1) 

L v1( M −1) 

O M
 = (1 0 L 0)
L v j ( M −1) 

O M

L vl ( M −1) 
(E.27)
e quindi:
 s 0 (t ) 


 s1 (t ) 


M
 = s0 (t )
y (t ) = (1 0 L 0 )
 si ( t ) 


M


 s ( t )0 

 M −1
(E.28)
In questo modo si riesce a dimostrare come in assenza di rumore e con l’ipotesi M<L
sia possibile ricevere esattamente la radiosorgente desiderata attraverso il progetto
ottimo del vettore dei pesi. In generale poiché l’ipotesi M<L è difficilmente
verificata, non è possibile posizionare tanti nulli quanti sono gli interferenti presenti
nel sistema, quindi si calcola il vettore dei pesi in accordo con opportuni criteri o
algoritmi.
E.3 Classificazione dei Beamformers
I beamformers possono essere classificati come data indipendent o come statistically
optimum a seconda di come viene scelto il vettore dei pesi.
Nel data indipendent beamformer i pesi non dipendono né dao dati provenienti
dall’array, né dalla loro statistica; vengono scelti in modo da presentare in uscita una
specifica risposta all’intero scenario radio che approssimi il più possibile la risposta
desiderata (classical beamforming).
217
Nel statistically optimum beamforming, i pesi sono invece scelti in base alle
statistiche sui dati ricevuti dall’array di antenne. L’obiettivo è ottimizzare la risposta
del beamformer in modo che in uscita siano minimizzati i contributi dovuti al rumore
ed ai segnali provenienti da locazioni spaziali diverse da quella utile, per esempio
massimizzando l’SNR (Signal Noise Ratio) all’uscita del dispositivo.
La potenza prevista in uscita al beamformer è data da:
E[ y ] = w H E[ x x H ]w
2
(E.29)
dove R x = E [ x x H ] definisce la matrice di correlazione del segnale.
SNR =
dove
PU
E[ w H s0 (t ) s0H (t ) w ]
=
M −1
PI
E[ w H ( ∑i =1 si (t ) siH (t ) + σ 2 I )w ]
R0 = E [s0 (t ) s0H (t )] = E [v0 (t ) s0 (t ) s0 (t )v 0H (t )]
definisce
la
(E.30)
matrice
di
correlazione del segnale utile e RI = E [∑i =1 si (t ) siH (t ) + σ 2 I ] definisce la matrice
M −1
di correlazione del segnale interferente, per cui:
w H R0 w
SNR = H
w RI w
(E.31)
Il vettore ottimo dei pesi da applicare per la ricezione del segnale utile viene
calcolato derivando rispetto ad w il rapporto SNR e ponendo a zero tale derivata,
ottenendo:
wopt = R I−1v 0
(E.32)
La Tabella E.2 mostra altri criteri di assegnazione del vettore ottimo dei pesi
nell’ambito dei statitically optimum beamforming, ed è possibile dimostrare che tutti
218
portano alla stessa soluzione wopt .
Tabella E.2: Criteri di assegnazione Vettore Ottimo dei Pesi
Finora si è data per nota la conoscenza delle caratteristiche di propagazione del
fronte d’onda del segnale radio, le caratteristiche dell’ambiente interferente, la
direzione di arrivo dei segnali ? i con i=0,1,…,M-1 e dunque dello steering vector e
della matrice di correlazione necessaria per il calcolo dei pesi. In generale non si ha
alcuna informazione utile a disposizione se non il segnale totale ricevuto, dunque si è
costretti a ricorrere all’uso di algoritmi che forniscano una stima quanto più accurata
dell’ambiente di propagazione, in modo da poter offrire una valutazione del vettore
dei pesi ottimo da applicare per una buona ricezione del segnale utile. Alcuni di
questi algoritmi, chiamati algoritmi adattivi, sono riassunti nella seguente tabella.
219
Se gli algoritmi adattivi non sono basati sulla conoscenza a priori di sequenze di
training riguardanti il segnale di riferimento, ma sono basati solamente sulle
informazioni statistiche del segnale, sono chiamati blind beamforming. Tali algoritmi
sono quelli in fase di studio per fare beamforming radioastronomico.
220
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