I.T.I. ‘’M.PANETTI’’
CLASSE III - SIRIO
UNITÀ DIDATTICA
FLIP-FLOP o
MULTIVIBRATORI BISTABILI
Francesco FERRARA
OBIETTIVI
Conoscenza:
- Conoscere il funzionamento e le caratteristiche dei latch
(SR, JK, D, T)
- Cogliere le differenze tra latch asincroni e latch sincroni
Analisi/Progettazione:
- Usare le porte logiche per realizzare i latch
- Saper sintetizzare i latch con le mappe di Karnaugh
- Saper descrivere il comportamento dei latch attraverso
i diagrammi temporali
- Saper utilizzare la strumentazione adeguata per misure
e prove di laboratorio e saper utilizzare i data sheet dei dispositivi
integrati
Circuiti Sequenziali
I circuiti sequenziali sono circuiti in cui
lo stato di uscita del sistema dipende
non soltanto dallo stato di ingresso
presente ma anche dalla succesione
degli eventi logici che si sono
susseguiti in precedenza
Ciò che caratterizza i circuiti sequenziali, rispetto a quelli
combinatori è la presenza di elementi di memoria capaci di
immagazzinare n variabili binarie (VARIABILI DI STATO), che
insieme agli ingressi presenti, determinano le uscite e lo stato
futuro della macchina
I circuiti elettronici capaci di memorizzare un singolo bit
sono essenzialmente di due tipi:
 LATCH
 FLIP FLOP
Ciascuno di questi circuiti è caratterizzato dalle segenti proprietà:
 è bistabile: a seconda dell’ingresso memorizza 0 o 1 che
mantiene (stati stabili) in assenza di input;
 ha due output (etichettati Q e Q’ o Q) che sono sempre l’uno il
complemento dell’altro
LATCH SR
Sono possibili due configurazioni: latch a porte
NOR e a porte NAND:
LATCH SINCRONI E ASINCRONI
I latch possono essere sincroni e asincroni:
 Latch sincroni : i segnali di uscita cambiano ogni volta che
uno o più ingressi cambiano
 Latch sincroni : l’istante in cui l’uscita può cambiare è
determinato da un segnale periodico detto clock
Impulso : transizione del livello
di tensione da un livello basso
ad un livello alto e viceversa
Tempo di ciclo: intervallo di
tempo fra due impulsi
consecutivi due
LATCH S-R
Il latch SR rappresenta l’elemento base della logica
sequenziale e costituisce la cella elementare di
memoria.
 S ed R sono detti ingressi di eccitazione
 Q rappresenta l’uscita all’istante (t-Δt)
 Q rappresenta l’uscita complementare di Q
 Q+ rappresenta l’uscita all’istante t
LATCH SR
=110
R=
00
SS==1
+=1
+
+
Q
Q ===010/1
0
0X
Q
Il latch non prevede la possibilità
applicare
1 logicoessere
su
Ledi due
usciteun devono
entrambi
gliQingressi
S e R,
se
ciò 1
sempre
complementari,
mentre
S=1
Se porta
S=R=0
allo
l’uscita
stato
Q
stabile
resta
R=1
0
l’uscita
del
latch !!!
+
se accadesse
S=R=1
questo
non
avviene
invariata, cioè
Q=Q
SET
RESET
risulterebbe imprevedibile (ad
esempio potrebbe mettersi ad
oscillare)
S
R
Q
Q+
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
X
X
LATCH SR
Abbiamo dimostrato che un latch memorizza un singolo bit.Il
valore delle uscite dipende oltre che dai valori di ingresso,
anche dalla sequenza di valori precedenti delle variabili di
ingresso
S = Set (forza Q=1)
Q R = Reset (forza Q=0)
S
L’uscita nel generico istante di
tempo t è una Q(t) che dipende
da:
R
Q
S nell’istante t
R nell’istante t
Q(t-Δt) = uscita nell’istante (t- Δ t)
LATCH SR
R
S
0
R
0
Q
0
Q+
0
0
0
0
0
1
1
1
0
1
1
0
0
1
1
1
1
0
0
1
1
0
1
0
1
1
1
X
X
S
TABELLA DI
ECCITAZIONE
LATCH S-R
Q
Q+
Q
Q+
Q
0
0
1
1
Q+
0
1
0
1
S
0
1
0
X
R
X
0
1
0
LATCH SR
S
R
Q
Q+
0
0
0
0
0
1
0
1
0
0
1
1
1
1
0
0
0
1
0
1
0
0
1
1
1
1
1
1
0
1
X
X
S
Q
Q
R
SR 00 01 11 10
Q
0
X
1
1 1
X
1
Q+ = S· R’ + R’. Q
LATCH SR
R
1
S
Q
Q
Bisogna tener conto dei
ritardi temporali introdotti
dalle porte logiche e dai
fili che collegano le porte
2
L’uscita non risponde
istantaneamente agli
ingressi applicati
DIAGRAMMI TEMPORALI LATCH SR
S
R
Q
t1
La rete si trova nello
stato R=0 S=0 e Q=0 e
al tempo t1 S commuta
ad 1
Il segnale S=1 (SET)
ha fatto commutare
l’uscita Q da 0 a 1
ovvero il latch è stato
settato a 1
Q=1
DIAGRAMMI TEMPORALI LATCH SR
S
R
Q
t1
La rete si trova nello
stato S=0 R=0 e Q=1 e
al tempo t1 R cambia in
R=1
Il segnale R=1 (RESET)
ha
fatto
commutare
l’uscita Q da 1 a 0
ovvero il latch è stato
settato a 1
Q=0
DIAGRAMMI TEMPORALI LATCH SR
S
R
Q
t 1 t2
t3
LATCH JK
Il latch JK rappresenta una soluzione al problema della
configurazione proibita del latch SR. Per evitare S=R=1 si portano le
uscite Q e Q del latch SR in AND con gli input J e K del latch.
Una delle due AND avrà necessariamente l’output a 0,
conseguentemente S=J·Q’ ed R=K·Q non potranno mai risultare
entrambi uguali ad 1
LATCH JK
JS
RK
Q
Q+
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
0
0
1
1
1
1
0
1
1
1
0
1
1
1X
0
X
SJ
Q
K
R
Q
CLK
+= Q
+ =Q
Se
J=
K
=
1
→
Se
J=
1
→
Q
1
Se K=
J = K= 0 → Q0= Q+
LATCH JK
J
K
Q
Q+
0
0
0
0
J1
0
1
K0
0
1
01
10
0 1
1 0
0 1
11
1
1 0
1
0
0
1
1
1
1
00
Q+0
Q0
01
11
Q1
0
J
Q
K
Q
CLK
Q
Q+
J
K
0
0
0
X
0
1
1
X
1
0
X
1
1
1
X
0
TABELLA DI ECCITAZIONE
LATCH J-K
LATCH JK
J
Q
K
Q
Q+ = J Q’ + K’Q
CLK
Q Q+ J K
0
0
0 X
0
1
1 X
1
0 X 1
1
1 X 0
J K 00
01
11
10
Q
0
1
1
1
1
1
LATCH D
D
S
Q
R
Q
CLK

C’è un solo ingresso D (i segnali R ed S sono sempre l’uno il negato dell’altro)

Evita il verificarsi della condizione proibita S=R=1

Semplifica la realizzazione dei circuiti, perchè è necessarioo un solo generatore
di segnale di eccitazione (D)

Quando il clock va ad 1 il latch registra nello stato Q il valore dell’ingresso D
(da cui il nome delay, cioè ritardo)
LATCH D
D
Essendoci un unico ingresso sono possibili solo
latch di tipo D memorizza il valore
dueIlcasi:
S
R
Q
presente all’ingresso:
S=0eR=1
Q
 S = 1 e R += 0
D= Q
CLK
D
+++= 0
Q
Q
Q
Q = 01
Q
D
Q
Q+
0
0
1
1
0
1
0
1
0
0
1
1
LATCH D
D
D
0
Q+
1
1
0
Q+ = D
LATCH D
D
S
Q
R
Q
τ
CLK
É un latch che riproduce il dato all’ingresso D quando è
abilitato, mentre mantiene il dato in memoria quando non è
abilitato. D=1corrisponde alla configurazione di SET del latch
SR, mentre D=0 corrisponde alla configurazione di RESET.
Latch T
Un latch simile al JK, ma con un solo ingresso ed in grado di cambiare lo
stato logico d'uscita ogni volta che l'ingresso passa da 0 ad 1 si chiama latch
"Toggle" o "T " ed è fondamentale nella realizzazione dei contatori d'impulsi
elettronici.
 ''T'' sta per ''toggle''
T
J
K
Q
Q
cioè ''commutare''
 Se T=1 l’uscita Q
commuta
 Se T=0 l’uscita Q resta
inalterata
 Nei circuiti sincroni
l’uscita segue l’ingresso
in
dipendenza
del
periodo di clock
LATCH T (TOGGLE)
TABELLA DI PILOTAGGIO
T
J
Q
K
Q
CLK
Q
Q+
T
0
T
00
0
11
1
0
Q
01
1
00
1
0
Q+
01
1
11
0
1
1
0
+ = T + Q ≈ T = Q + Q+ ≈ Q = T + Q+
Q
Lo stato logico di uscita cambia quando l’ingresso T
commuta ad 1
LATCH T
T
CLK
J
Q
K
Q
CLK
T
Q
t1 t2
t3
RITARDO τ
PROVA DI LABORATORIO
Componenti e strumentazione:
VCCdi funzioni
Generatore
Oscilloscopio digitale a doppia traccia
1 kΩ
1 kΩ
Basetta
330 Ω
2 Diodi Led
S
Qe 74LS00 (NAND)
Integrati 74LS02 (NOR)
Resistori: 2 da 330 Ω e 2 da330
1 KΩ Ω
R
Scopo della prova:
.
Q
.
Studiare il comportamento di un latch SR con porte NAND e
.
porte NOR