LATCH
Circuiti Sequenziali
I circuiti sequenziali sono circuiti in cui
lo stato di uscita del sistema dipende
non soltanto dallo stato di ingresso
presente ma anche dalla succesione
degli eventi logici che si sono
susseguiti in precedenza
Ciò che caratterizza i circuiti sequenziali, rispetto a quelli
combinatori è la presenza di elementi di memoria capaci di
immagazzinare n variabili binarie (VARIABILI DI STATO), che
insieme agli ingressi presenti, determinano le uscite e lo stato
futuro della macchina
I circuiti elettronici capaci di memorizzare un singolo bit
sono essenzialmente di due tipi:
 LATCH
 FLIP FLOP
Ciascuno di questi circuiti è caratterizzato dalle segenti proprietà:
 è bistabile: a seconda dell’ingresso memorizza 0 o 1 che
mantiene (stati stabili) in assenza di input;
 ha due output (etichettati Q e Q’ o Q) che sono sempre l’uno il
complemento dell’altro
LATCH SR
Sono possibili due configurazioni: latch a porte
NOR e a porte NAND:
LATCH SINCRONI E ASINCRONI
I latch possono essere sincroni e asincroni:
 Latch asincroni : i segnali di uscita cambiano ogni volta che
uno o più ingressi cambiano
 Latch sincroni : l’istante in cui l’uscita può cambiare è
determinato da un segnale periodico detto clock
Impulso : transizione del livello
di tensione da un livello basso
ad un livello alto e viceversa
Tempo di ciclo: intervallo di
tempo fra due impulsi
consecutivi due
LATCH S-R
Il latch SR rappresenta l’elemento base della logica
sequenziale e costituisce la cella elementare di
memoria.
 S ed R sono detti ingressi di eccitazione
 Q rappresenta l’uscita all’istante (t-Δt)
 Q rappresenta l’uscita complementare di Q
 Q+ rappresenta l’uscita all’istante t
LATCH SR
=110
R=
00
SS==1
+=1
+
+
Q
Q ===010/1
0
0X
Q
Il latch non prevede la possibilità
applicare
1 logicoessere
su
Ledi due
usciteun devono
entrambi
gliQingressi
S e R,
se
ciò 1
sempre
complementari,
mentre
S=1
Se porta
S=R=0
allo
l’uscita
stato
Q
stabile
resta
R=1
0
l’uscita
del
latch !!!
+
se accadesse
S=R=1
questo
non
avviene
invariata, cioè
Q=Q
SET
RESET
risulterebbe imprevedibile (ad
esempio potrebbe mettersi ad
oscillare)
S
R
Q
Q+
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
X
X
LATCH SR
Abbiamo dimostrato che un latch memorizza un singolo bit.Il
valore delle uscite dipende oltre che dai valori di ingresso,
anche dalla sequenza di valori precedenti delle variabili di
ingresso
S = Set (forza Q=1)
Q R = Reset (forza Q=0)
S
L’uscita nel generico istante di
tempo t è una Q(t) che dipende
da:
R
Q
S nell’istante t
R nell’istante t
Q(t-Δt) = uscita nell’istante (t- Δ t)