Elettronica di front-end per sensori
monolitici a pixel attivi in tecnologia
CMOS deep submicron a tripla well
C. Andreoli1,2, E. Pozzati1,2,
M. Manghisoni2,3, L. Ratti1,2, G. Traversi2,3
1. Università di Pavia
Dipartimento di Elettronica
Riunione Annuale GE 2006
2. INFN
Sezione di Pavia
3. Università di Bergamo
Dipartimento di Ingegneria
Industriale
Ischia, 21-23 giugno 2006
MAPS CMOS convenzionali
I sensori monolitici a pixel attivi vengono
considerati molto promettenti per
applicazioni di fisica delle alte energie per i
seguenti motivi:
• giunzione di rivelazione ed elettronica di
lettura vengono integrate sullo stesso
substrato
• il rivelatore può essere assottigliato fino a
qualche decina di μm
• elevata resistenza alle radiazioni
• elevata densità funzionale e versatilità
• bassa dissipazione di potenza e bassi
costi di produzione
Schemi di lettura semplici e basati
su soli transistori NMOS
Riunione Annuale GE 2006
Ischia, 21-23 giugno 2006
MAPS CMOS in tecnologia a tripla well
• Una n-well a giunzione profonda
• I dispositivi NMOS della sezione
• Il segnale di carica è elaborato da
• PMOS utilizzabili purché l’area
(DNW) è usata come elettrodo
collettore
un canale di lettura per rivelatori
di tipo capacitivo
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analogica vengono realizzati all’interno
della DNW
occupata dalla n-well che li ospita sia
piccola rispetto all’elettrodo di raccolta
Ischia, 21-23 giugno 2006
Il prototipo Apsel0
• Il chip include 6 strutture di test a singolo pixel
• La caratterizzazione è stata svolta con iniezione di carica tramite impulsatore
e con sorgenti laser e radioattive
DEEP
N-WELL
N-WELL
N-WELL
sezione
analogica
PMOS
sezione
digitale
PMOS
sezione
digitale
NMOS
sezione analogica NMOS
+
elettrodo di raccolta
Alcuni problemi dovuti alla sottostima
della capacità parassita del sensore:
• Sensibilità di carica dipendente
dall’area del sensore
• ENC più grande del previsto
capacità
MIM del
formatore
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Il chip Apsel1
• Include 5 strutture di test a singolo pixel con capacità di iniezione e una
•
matrice di pixel 8x8 con lettura in parallelo per colonne
L’elettronica di front-end è stata modificata per superare le limitazioni del
prototipo Apsel0
Shaper output [V]
0.9
0.88
0.86
t =0.5 s
p
t =1 s
p
t =2 s
0.84
0.82
p
0
4
8
12
16
Time [s]
Risposta del Ch1 a un impulso di 750 ematrice 8 x 8 +
dummies
5 strutture di test a
singolo pixel
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Ischia, 21-23 giugno 2006