ELETTRONICA DIGITALE
(II PARTE)
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22/11
Prof. Adelio SALSANO
Elettronica Digitale (II Parte)
Prof. Adelio Salsano
Dott. Stefano Bertazzoni – Ing. Salvatore Pontarelli
Periodo didattico
I semestre – II Emisemestre
Dal 22 Novembre 2010 al 29 Gennaio 2011
Lezioni e esercitazioni
Lunedì ore 11.30 – 13.15, Aula 18 (Ind)
Mercoledì ore 11,30 – 13,15 Aula 4 NE
Giovedì ore 16 -17,45, Aula 4 NE
Ricevimento studenti:
Lunedì e giovedì ore 15-17
Materiale didattico
Dispense e lucidi forniti dai docenti
Carl Hamacher, Zvonko Vranesic Safwat Zaky “Introduzione all’architettura dei
calcolatori” Mac Graw-Hill
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Organizzazione del corso
Quattro settimane di lezioni ed esercitazioni per richiami sui
circuiti digitali programmabili e per le architetture
hardware e le caratteristiche software dei
microprocessori e dei microcontrollori.
Verifica intermedia
Quattro settimane di lezioni ed esercitazioni relative alle
metodologie e agli strumenti di progettazione dei sistemi
a microprocessore e dei sistemi di comunicazione.
Verifiche finali e esami
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PROGRAMMA
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Presentazione del corso e concetti generali
Dispositivi logici: PLA, PAL, FPGA, Gate Array, Standard cell
Architetture dei microprocessori e (micro)calcolatori
Unità del calcolatore:processore e memoria.
Registri dedicati e di uso generale
Collegamenti tra unità: bus
Livelli di astrazione
Linguaggio macchina o assembly language
Funzionamento del processore:fetch,decode, execute
Tipi di istruzione mecchina
Formalismo RTL
Classi di istruzioni
Modi di indirizzamento
Salti condizionati
Architetture di I/O
Istruzioni e registri di I/O
Lo stack e il suo funzionamento
Sistema di I/O: bus dati, indirizzo e controllo, istruzioni di I/O
Polling, Interrupt e DMA
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Programma (segue)
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Cenni sui problemi di sincronizzazione
Porte seriali e parallele
Sistema operativo
Presentazione del processore commerciale
Progetto del microcontrollore basato sul microprocessore
commerciale prescelto
Prerequisiti
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•
Circuiti logici elementari (primo emisemestre) e loro sintesi
Teoremi fondamentali dell’algebra booleana
Elementi di memoria,
Circuiti sequenziali
Registri
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Segnali e Informazione
Tecnologie e architetture microelettroniche
Nozioni di base
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Segnale e Informazione
• Per elaborare informazioni, occorre rappresentarle
(o codificarle) mediante una tecnica di
rappresentazione.
• Per rappresentare le informazioni si usano segnali.
• I segnali devono essere elaborati, nei modi
opportuni,
tramite dispositivi di elaborazione.
• In un sistema digitale le informazioni sono
rappresentate, elaborate e trasmesse mediante
grandezze fisiche che assumono solo valori discreti.
• Ogni valore è associato a una cifra (digit) della
rappresentazione.
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Segnale Binario
• Segnale binario: grandezza fisica che assume due
valori distinti, indicati per convenzione con le cifre 0
e 1:
s  0, 1
(low, high - false, true)
• Grandezze fisiche usate per rappresentare
l’informazione nel sistema digitale:
elettrica
(tensione o corrente)
magnetica (intensità magnetica)
ottica
(potenza ottica)
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Segnale Binario (segue)
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Logic Devices
• ASIC (Application Specific Integrated Circuit)
• Standard Cell
• Gate Array
Programmate durante la
produzione nella Fab
PLD (Programmable Logic Devices)
• SPLD (Simple PLD)
• PLA (Programmable Logic Array)
• PAL (Programmable Array Logic)
• GAL (Generic Array Logic)
Programmabili sul
campo
• CPLD (Complex PLD)
• FPGA
Re/Programmabili nel circuito
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Strutture PLD
INn
INn
IN3
IN2
IN3
IN2
IN1
IN1
OUT1
OUTm
OUT3 OUT2 OUT1
Programmable Logic Array (PLA)
OUTm
Programmable Array Logic (PAL)
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PLA: Simbologia
a)
Z
Z = A1CD1
a)
Z
A B C D ..
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Programmable Array Logic (PAL)
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Sistemi di Programmazione
Giunzione di tipo AntiFuse
Giunzione di tipo Fuse
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FPGA: Architettura
IO
LE
V
R
C
HRC
IM
LE
LE
IM
LE
IM
LE
LE
IM
LE
IM
IO
IM
V
R
C
IO
HRC
LE
V
R
C
LE
HRC
LE
LE
IM
LE
IM
LE
IM
LE
LE
LE
IO
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FPGA: Logic Element (Block)
S
OUT
IN[3:0]
LUT
D
SET
CLR
Q
Q
CLK
CLR
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FPGA: LUT – Look Up Table (2 Ingressi)
IN[0]
IN[1]
AND
OR
XOR
0
0
0
0
0
0
1
0
1
1
1
0
0
1
1
1
1
1
1
0
ADD[0]
ADD[1]
OUT
OUT
OUT
Memory
Words
1 Bit
OUT
IN[1:0]
CDI
D
SET
CLR
Q
Q
D
SET
CLR
Q
Q
D
SET
CLR
Q
Q
D
SET
CLR
CDO
Q
Q
CLK
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FPGA: Programmazione
OUT
IN[1:0]
CDI
D
SET
CLR
Q
Q
D
SET
CLR
Q
Q
D
SET
CLR
Q
Q
D
SET
CLR
CDO
Q
Q
CLK
CLK
CDI
(AND)
CDI
(OR)
CDI
(XOR)
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FPGA: LUT
OUT
IN[3:0]
CDO
Q
Q
D
SET
SET
Q
CDI
D
SET
Q
CLR
D
Q
D
Q
Q
SET
Q
D
D
SET
SET
Q
CLR
D
Q
D
Q
Q
SET
Q
D
D
SET
SET
Q
CLR
D
Q
D
Q
Q
SET
Q
D
D
CLR
SET
CLR
Q
CLR
SET
Q
Q
CLR
CLR
Q
CLR
SET
Q
Q
CLR
CLR
Q
CLR
SET
Q
Q
CLR
CLR
Q
D
SET
Q
Q
D
CLR
SET
CLR
Q
Q
CLK
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FPGA: Routing (VRC)
IN0
IN1
LE
OUT
LE
IN2
IN3
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FPGA: Routing (IM)
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FPGA: Programmazione nodi
CDI
CDO
D
SET
Q
CLK
CLR
CDI
LUT
Q
LUT
LUT
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C
LUT
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FPGA : motivi delle scelte
• Riprogrammabilità anche parziale
• Funzionalità volatili e non volatili: SRAM,
FLASH, FUSE e MPGA
• Tool molto efficienti (HDL)
• Prototipi di test
• Ecc.
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