ELETTRONICA DIGITALE
A.A. 2003 - 2004
prof. Alessandro Paccagnella
DEI, Università di Padova
e-mail: [email protected]
tel. 049-827.7686
Programma del Corso
Sistemi di numerazione e codifica (cap.2 Fummi)
Algebra di Boole, forme canoniche (cap.3 Fummi)
Metodi di minimizzazione, mappe di Karnaugh, metodo di Quine
McCluskey, algoritmo di Petrick (cap.4 Fummi)
Caratteristiche statiche e dinamiche delle porte logiche
(cap.1 Rabaey)
MOSFET (cap.2 Rabaey)
Invertitore e porte CMOS statiche (cap.6 Rabaey)
Unità funzionali (cap.10 Fummi)
Memorie (cap.12 Rabaey)
Componenti programmabili (cap.8 Fummi & Rabaey)
Addizione e moltiplicazione binaria, rappresentazione in virgola fissa e
mobile (cap.10 Fummi)
Circuiti aritmetici (cap.9 Fummi)
Latch e Flip-Flop (cap.5 Fummi)
Macchine sequenziali sincrone (cap.6 Fummi)
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L’invertitore ideale
V out
Ri = 
Ro = 0
Fanout = 
NMH = NML = VDD/2
g=
V in
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Sorgenti di rumore nei circuiti digitali
V DD
v(t)
i(t)
Inductive coupling
Capacitive coupling
Power and ground
noise
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Caratteristica di trasferimento dell’invertitore
V(y)
V
VOH = f(VOL)
VOL = f(VOH)
VM = f(VM)
f
OH
V(y)=V(x)
VM Switching Threshold
V OL
V OL
V
OH
V(x)
Nominal Voltage Levels
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Tensioni caratteristiche della curva I/O
V
“ 1”
V
OH
V
V
IH
out
Slope = -1
OH
Undefined
Region
V
“ 0”
V
Slope = -1
IL
V
OL
OL
V
IL
V
IH
V
in
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Margini a rumore
"1"
V
OH
Noise margin high
NM H
V
IH
Undefined
Region
V
OL
NM L
V
IL
Noise margin low
"0"
Gate Output
Gate Input
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Proprietà rigenerativa
...
v1
v0
v2
v3
v6
v5
v4
(a) A chain of inverters.
v1, v3, ...
v1, v3, ...
finv(v)
f(v)
f(v)
finv(v)
v0, v2, ...
v0, v2, ...
(b) Regenerative gate
(c) Non-regenerative gate
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Fan-in e fan-out
N
M
Fan-in M
Fan-out N
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Tempi caratteristici
Vin
50%
t
Vout
t
pHL
t
pLH
90%
50%
10%
tf
t
tr
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Modello RC del ritardo
R
vin
vout
C
tp = ln (2) t = 0.69 RC
Important model – matches delay of inverter
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Consumo di potenza
Instantaneous power:
p(t) = v(t)i(t) = Vsupplyi(t)
Peak power:
Ppeak = Vsupplyipeak
Average power:
Vsupply t T
1 t T
Pave  
p(t )dt 
isupply t dt

t
T t
T
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Fattori di merito
Power-Delay Product (PDP) =
E = Energy per operation = Pav  tp
Energy-Delay Product (EDP) =
quality metric of gate = E  tp
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Analisi del consumo di energia
Vdd
E0->1 = C LVdd2
R PMOS
A1
NETWORK
vAin
N
NMOS
i
vout supply
CVLout
CL
NETWORK
T
E
=  P  t  dt = V  i
t dt = V
01
dd sup ply 
dd
0
0
T
E
Vdd
T
T

0
C dV
= C V 2
L out
L
dd
Vdd
= P
t dt =  V
i
t dt =
ca p
cap  
out ca p 
0
0
1
2
-C  V
 C L Vout dVout = -dd
2 L
0
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