SOTTOSISTEMA
DI
MEMORIA
M. Mezzalama - M. Rebaudengo
Politecnico di Torino
Dip. di Automatica e Informatica
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M.MezzalamaM. Rebaudengo, M. Sonza Reorda
Le problematiche
Velocità del host bus vs velocità memoria DRAM:
• Soluzioni tecnologiche (fast operative mode dram)
• Soluzioni architetturali (interleaving)
Refresh
Rilevazione-correzzione errori
Prestazioni del dram controller e chip set
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ABUS
N bit
M bit
CS
Segnali
di stato
e timing
Banco 1
Sel di
Banco
&
control
DBUS
CS
Banco n
READY
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DRAM 1Mb (256 x 4)
Bus degli indirizzi multiplato dai segnali di RAS e CAS (M/2 bit)
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Cicli DRAM
Ciclo READ
Ciclo WRITE (2 tipi)
Ciclo REFRESH
Ciclo FAST OPERATIVE
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Ciclo base DRAM
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Tacc = 70 ns =Tras
Tcycle = 2 * Tacc
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CICLI REFRESH
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FAST OPERATIVE
Si basano sulla possibilità tecnologica di selezionare celle
adiacenti della matrice senza dover completare un ciclo
completo di RAS.
Sostanzialmente leggono tutte le celle associate ad una riga
Vengono adoperate quando si debbano fare trasferimenti
di dati con indirizzi adiacenti, come nel caso dei cicli burst
per aggiornare la cache. In tal caso si leggono tanti byte
adiacenti quanti contenuti in una line di cache
Esistono tre tipi di Fast operative mode:
- Asincrono
- Sincrono
- Protocol based
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La famiglia delle DRAM
EDO RAM
asincrone
BEDO RAM
Le componenti
più veloci della
mia famiglia
sincrone
SD RAM
DDR RAM
Protocol based
RDRAM
(Rambus RAM)
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DRAM Controller
M/2 ABUS
MPX
M/2 ABUS
M/2 ABUS
REFRESH
RD/WR
CPU cycle
TIMING
&
CONTROL
RASi
CASi
WE
DATA control - DBUS
READY
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