Array-Based Architecture
for FET-Based,
Nanoscale Electronics
André DeHon, Member IEEE
Benedetto Cattani Donatiello
Nanotecnologie1 2004
1
Introduzione
I passi avanti compiuti dalla ricerca in ambito atomico e molecolare consentono la realizzazione
di nuovi dispositivi ibridi con componenti c-mos tradizionali interfacciate a nuove
nanostrutture.
Fig 1:
Queste tecnologie utilizzano
come elementi base nanotubi
di carbonio (CNTs) e
nanofili di silicio (SiNWs)
nanotubo di
carbonio
Le proprietà chiave di un’architettura a scala nanometrica sono:
- Miniaturizzazione
- Tolleranza ai difetti
- Compatibilità con tecniche di fabbricazione di tipo bottom-up
Nanotecnologie1 2004
2
Organizzazione topologica
Viene in questa sede proposta
un’architettura basata su array
di interconnessioni di CNTs e
SiNWs incrociati.
Queste strutture consentono la
realizzazione di array di logica
e matrici di interconnessione
programmabili.
Fig 2: Organizzazione funzionale dei nanoarrays
Nanotecnologie1 2004
3
Tecnologia

Necessità di sintetizzare nanotubi con
diametri nanometrici e lunghezze di
qualche µm.

Necessità di contollare la crescita e
l’allineamento di CNTs e SiNWs per
realizzare array stratificati di conduttori
organizzati in righe parallele.

Necessità di controllare le proprietà
elettriche.
Fig 3: immagine AFM di SW-CNTs cresciuti su
un substrato di silicio ossidato.
Nanotecnologie1 2004
4
Dispositivi realizzabili su scala
nanometrica

Diodi

FET

Interruttori molecolari
Nanotecnologie1 2004
5
Giunzione a nanotubi sospesi
La giunzione NT-NT è bistabile, con una
barriera di energia fra i due stati.
A una certa distanza la probabilità di tunneling
fra i conduttori incrociati è piccola
(resistenza equivalente nell’ordine dei
GΩ).
Fig 4: interruttore a NT sospesi.
Quando i conduttori vengono in contatto la
resistenza si abbassa (centinaia di KΩ).
Sostituendo il NT inferiore con un SiNW,
la giunzione mostra un comportamento
rettificante tipo diodo
p-n
Applicando una tensione ai tubi, si pilota la
commutazione da uno stato all’altro,
regolando così la programmazione ONOFF del collegamento.
Nanotecnologie1 2004
6
nanoFET a svuotamento
Il contatto diretto fra i
conduttori è impedito da
uno strato di ossido
disposto sul SiNW
drogato.
Il campo elettrico
generato da un NT o
NW funziona da Gate, e
può provocare uno
svuotamento di portatori
nel SiNW drogato, che
impedisce la
conduzione.
La resistenza del
nanoFET varia da
pochi Ω (solamente
stimati) ai GΩ.
Fig. 5: Dispositivo FET a NT-NW
Nanotecnologie1 2004
La difficoltà di misura
della resistenza nel
caso ON è causata
dall’elevata resistenza
di contatto dello
strumento.
7
Interruttori molecolari





Molecole bistabili. Valori di resistenza bassa/alta
per i due stati: molecola connessa/disconnessa.
Le molecole vengono “staccate” applicando una
tensione alla giunzione.
Programmabili una volta sola.
Applicazioni: strato di molecole tra NWs
funzionante da array di memoria (PROM).
Scoperte da Heath e Stoddard (UCLA) e dai
ricercatori HP.
Nanotecnologie1 2004
8
Vantaggi delle strutture
nanometriche

La cella di memoria è formata dall’incrocio di
due nanofili, quindi l’area occupata è nettamente
inferiore rispetto a una logica basata su PLA o
FPGA (per es: 2500 λ2 Vs 25-50 λ2)

Tolleranza ai difetti
Nanotecnologie1 2004
9
Problematiche relative




Esistenza di un gran numero di difetti dovuti a
tecniche di autoassemblamento di tipo statistico.
Interfacciamento tra mondo nanometrico e
micrometrico.
Necessità di ottenere un guadagno per
ripristinare il segnale all’interfaccia nano/micro.
Testing e personalizzazione dell’array.
Nanotecnologie1 2004
10
Possibili soluzioni



Introduzione di ridondanza nel numero di
dispositivi e collegamenti disponibili all’interno
dell’array
Tecniche d’indirizzamento 2-hot
Utilizzo di circuiti a NanoFET (con SiNWs) per
il ripristino diretto del segnale
Nanotecnologie1 2004
11
Funzionamento elettrico di uno
stadio NOR a NANOFET
I FET realizzati con NW presentano un
comportamento simile ai PFET a svuotamento:
Quando tutti gli ingressi sono bassi i transistor lavorano nello stato
di default e conducono.
In questo stato l’uscita della porta deve superare un valore prefissato
di tensione pari a VOH.
Quando almeno un ingresso è alto la tensione d’uscita deve scendere
sotto un valore prefissato pari a VOL.
Fig 6: stadio NOR
Nanotecnologie1 2004
12
Funzionamento elettrico di uno stadio NOR a NANOFET
Per ottenere l’uscita sopra il valore VOH quando gli ingressi sono
bassi, occorre che la resistenza “ON” dei FET sia molto minore
dell resistenza di contatto (RC), e che la resistenza di pull-down
(RPD) sia molto maggiore di RC.
In questo modo:
Rpull-up = (RC+RFET) << RPD → VOUT ≈ VDD
Per ottenere l’uscita sotto VOL quando almeno uno degli ingressi è
alto, è necessario avere RPFET >> RPD + RC.
scegliendo RPD = 9RC
Fig 7: schema
equivalente della
porta NOR a nanofili
→
RPFET >> 10RC
Tale condizione è facilmente ottenibile visto che la ROFF del PFET
è dell’ordine dei 100 GΩ.
Nanotecnologie1 2004
13
Funzionamento elettrico di uno stadio NOR a NANOFET
La velocità di funzionamento è legata al tempo di scarica attraverso (RPD+RC).
Considerando che la capacità dei nanofili sia circa 3.e-16 F e la RC 1 MΩ, si può stimare un
tempo di ritardo di circa 3ns.
Migliorando il processo produttivo è possibile abbassare la resistenza di contatto e
conseguentemente aumentare la frequenza di lavoro.
La potenza statica dissipata dal
dispositivo è pari a:
PNOR = VDD2/(2RC+RPD)
Con VDD = 3.3V → PDISS ≈ 1 µW
Con VDD = 1V → PDISS ≈ 0.1 µW
Con le stesse tecniche è possibile
realizzare porte NOT, AND, NAND
Fig 8: porte logiche
Nanotecnologie1 2004
14
Indirizzamento a scala nanometrica
OBIETTIVO: realizzare una codifica in grado di pilotare tramite poche linee a scala
micrometrica molte linee nanometriche e i relativi dispositivi a nanoFET.
Per ottenere ciò, vengono posizionati dei decoder a scala nanometrica sui bordi dell’array.
Essi ricevono in ingresso un numero Na di linee di indirizzo (mappate 1:1 con i micro
wires) e forniscono in uscita N fili diretti al nucleo dell’array.
Utilizzando uno schema di codifica 1-hot, il numero di linee di indirizzo Na va come
Log2(N). Tuttavia, nel caso si presenti un difetto nella linea di indirizzamento più alta, metà
array è reso inaccessibile.
Utilizzando in alternativa una codifica 2-hot, Na va come O(N1/2). In caso di difetti presenti
sulle linee, perdiamo in questo caso O(N1/2) fili.
Nanotecnologie1 2004
15
Indirizzamento a scala nanometrica
Il decoder viene personalizzato durante la fabbricazione tramite
l’utilizzo di una maschera posta fra gli incroci dei nanofili che non
devono interagire.
Nota:
La procedura di
decodifica è l’unica fase
del progetto che
richiede tecniche di
nano-imprinting.
Fig 9: Connessione micro-nano e masking a nano-imprinting.
Alternativa:
tecniche di autoassemblamento proposte da Williams e Kuekes (“Demultiplexer for a
mulecular wire crossbar networks, 2001”)
Nanotecnologie1 2004
16
Operazioni
Caso di diodi o dispositivi a NT sospesi:
Durante il funzionamento normale, i NW devono realizzare la loro logica senza che i decoder
interferiscano. Per questo basta pilotare i decoder di pull-up e pull-down con indirizzi a livello
alto, in modo da isolare l’array dai FET di programmazione.
Caso di array logici a FET:
I FET di programmazione effettuano una funzione doppia: durante il funzionamento essi
possono servire da carico statico di pull-up o pull-down.
Nanotecnologie1 2004
17
Operazioni
Pilotando i FET di pull-up bassi, I
PFET funzionano come fili.
Pilotando i FET di pull-down con
una determinata VPD, otteniamo il
funzionamento del circuito NOR
visto in precedenza.
Per far si che i dispositivi non
vengano involontariamente
riprogrammati durante il normale
funzionamento, la tensione di
programmazione deve essere
significativamente più alta della
tensione di lavoro dell’array.
Fig 10: circuito fisico e logico di un NOR PFET
Nanotecnologie1 2004
18
Organizzazione
Le celle di nanoarray vengono strutturate in
array più grandi connessi attraverso
nanofili.
La disposizione delle celle è tale per cui le
connessioni sono solo a 90° tipo
modello Manhattan.
Come si può notare ogni 4 nanoarray ci
sono 2 decoder di pull up e 2 di pull
down.
Fig 11: Schema di una possibile topologia
Nanotecnologie1 2004
19
Densità dei punti di contatto
Area occupata da un incrocio di NWs = Wmolecular2
(Wmolecular = lunghezza di un passo molecolare)
La densità reale degli incroci è minore di 1/ Wmolecular2
Occorre tenere conto dell’indirizzamento e dell’interfaccia CMOS
La larghezza totale di una cella di nanoarray di dimensione N è:
Sarray = WCMOS * (Na) + Wmolecular * (N + Na)
(WCMOS = passo dei fili micrometrici; Na = numero di fili d’indirizzamento)
Abit = Sarray2/N2 = area occupata da ogni crosspoint bit
Nanotecnologie1 2004
20
Densità dei punti di contatto
Fig 12: Area di ogni bit vs. Area dei nanoarray, al variare di
Wmolecular e WCMOS
Nanotecnologie1 2004
21
Tolleranza ai difetti
La soluzione per aggirare i difetti è rappresentata dalla
ridondanza dei fili e degli array, in modo da realizzare le
funzioni logiche solamente nelle porzioni di struttura
funzionanti.
Fig 13: Utilizzo della ridondanza per evitare i difetti
Nanotecnologie1 2004
22
Tolleranza ai difetti
Se il numero di fili difettosi all’interno di un array supera il tasso di
ridondanza previsto in fase di progetto, l’intero array viene scartato e le
operazioni logiche vengono svolte dalle strutture funzionanti.
Si possono individuare due cause di difetti nelle strutture CNTs – NWs:
 Il collegamento CNT – NW viene a mancare con una certa probabilità PC
 Si verifica una rottura o un corto circuito in prossimità di una giunzione con
probabilità PJ
Da ciò si evince che la probabilità che un tubo lungo N non contenga difetti è:
PTUBE = (1 – PC)2 * (1 – PJ)N
Gli attuali esperimenti mostrano PC > PJ.
Attualmente PC < 5%. Questa soglia è tuttavia migliorabile con lo sviluppo dei
processi industriali.
Nanotecnologie1 2004
23
Rappresentazione dei difetti nei
decoder
Il rendimento della struttura può essere analizzato sotto due aspetti:

Rendimento dei decoder

Resa dei tubi indirizzati
Fig. 14:
percentuale di resa vs. dimensione
dell’array, al variare di PC e PJ.
Nanotecnologie1 2004
24
Aspetti energetici
La densità di potenza della rete in un’architettura NOR è circa uguale a:
PDENSITY = PNOR/ (N*ANETBIT)
(ANETBIT = area considerata al netto dei tassi di rendimento)
Ciascun array dissipa una potenza PNOR su una superficie pari all’area
di un incrocio moltiplicata per la lunghezza dei fili dell’array (N)
Esempio: Con PNOR = 0.1 µW e un array 500*500 otteniamo una
dissipazione pari a 40 W/cm2 (quando ANETBIT = 500 nm2 e
WMOLECULAR = 10 nm) e 10 W/cm2 (quando ANETBIT = 2000 nm2 e
WMOLECULAR = 20 nm)
Utilizzando architetture più complesse tipo logiche precaricate è
possibile diminuire la potenza statica dissipata.
Nanotecnologie1 2004
25
Considerazioni e questioni aperte
 Necessità di ottimizzare alcuni aspetti legati all’architettura:
Riduzione della potenza dissipata
Fabbricazione del decoder
Customizzazione
Autoprogrammazione
Aumento del rendimento
 Necessità di sviluppare ulteriori capacità nell’assemblamento e ordinamento dei
nanotubi di carbonio, nonché nel controllo delle loro proprietà elettriche.
 Necessità di migliorare le tecniche di misura con le quali vengono studiate
determinate proprietà elettriche dei componenti nanometrici (soprattutto i valori di
resistenza, alcuni dei quali attualmente sono solo stimati).
Nanotecnologie1 2004
26
Considerazioni e questioni aperte
 Necessità di rendere l’architettura sempre più in grado di tollerare e aggirare i
difetti. Un’architettura a scala nanometrica priva di difetti sarebbe infatti
attualmente molto dispendiosa (se non addirittura infattibile con le conoscenze
moderne). Studi in questa direzione sono stati condotti all’HP, nell’ambito del
progetto TERAMAC.
Nanotecnologie1 2004
27