Circuiti Integrati
Digitali
L’ottica del progettista
Jan M. Rabaey
Anantha Chandrakasan
Borivoje Nikolic
Memorie a
Semiconduttore
© Circuiti Integrati Digitali
Memorie
Classificazione delle memorie
Memoria a lettura e scrittura
Accesso
Casuale
Accesso
Non Casuale
SRAM
FIFO
DRAM
LIFO
Memorie
Non
Volatili
EPROM
E2PROM
FLASH
Memorie a sola lettura
ROM programmate a
livello di maschera
ROM Programmabili
(PROM)
Registri a
scorrimento
CAM
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Memorie
Celle di memoria a sola lettura
BL
BL
BL
VDD
WL
WL
WL
1
BL
WL
BL
BL
WL
WL
0
GND
ROM a diodo
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ROM a MOS (1)
ROM a MOS (2)
Memorie
ROM a MOS con struttura OR
BL[0]
BL[1]
BL[2]
BL[3]
WL[0]
V DD
WL[1]
WL[2]
V DD
WL[3]
V bias
dispositivi di Pull-down
© Circuiti Integrati Digitali
Memorie
ROM a MOS con struttura NOR
V DD
Dispositivi di Pull-up
WL[0]
GND
WL [1]
WL [2]
GND
WL [3]
BL [0]
© Circuiti Integrati Digitali
BL [1]
BL [2]
BL [3]
Memorie
Layout di una ROM-NOR
Cella (9.5l x 7l)
Programmazione mediante
la regione attiva
Polisilicio
Metal1
Diffusione
Metal1 sopra una diffusione
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Memorie
Layout di una ROM-NOR
Cella (11l x 7l)
Programmazione
mediante la maschera
dei contatti
Polisilicio
Metal1
Diffusione
Metal1 sopra una
diffusione
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Memorie
ROM a MOS con struttura NAND
V DD
Dispositivi di Pull-up
BL [0]
BL [1]
BL [2]
BL [3]
WL [0]
WL [1]
WL [2]
WL [3]
Tutte le wordline sono alte ad eccezione della riga selezionata
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Memorie
Layout di una ROM-NAND
Cella (8l x 7l)
Programmazione mediante
Metal1
Non è necessario alcun contatto verso
massa o VDD
Dimensione della cella drasticamente
ridotta
Perdita in prestazioni
Polisilicio
Diffusione
Metal1 sopra Diffusione
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Memorie
Layout di una ROM-NAND
Cella (5l x 6l)
Programmazione
mediante la tensione
di soglia
Polisilicio
MOS con soglia
modificata
Metal1 su Diffusione
© Circuiti Integrati Digitali
Memorie
Modello dinamico per una cella di ROM-NOR
V DD
BL
r word
WL
Cbit
cword

Parametri della Wordline
 Capacità della pista + capacità di gate
 Resistenza della pista (polysilicio)

Parametri della Bitline
 Resistenza (spesso trascurabile) della pista di metallo
 Capacità di drain e gate-drain
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Memorie
Modello dinamico per una cella di ROM-NAND
V DD
BL
CL
r bit
WL
r word
cbit
cword

Parametri della Wordline
 Simile alla struttura NOR

Parametri della Bitline
 Resistenza della serie di transistor (dominate)
 Capacità di drain/source
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Memorie
Memorie Non Volatili
Il Transistor a gate flottante (FAMOS)
Gate Flottante
Gate di controllo
Source
D
Drain
G
tox
tox
n+
p
S
n+
Substrato
Sezione trasversale
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Simbolo
Memorie
MOS a Gate Flottante: programmazione
20 V
10 V
5V
S
Iniezione di
portatori caldi
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0V
20 V
D
-5 V
S
5V
0V
D
Rimuovendo la tensione di
programmazione,
il FG rimane carico
-2.5 V
S
5V
D
Il MOS programmato ha
una tensione di soglia
maggiore di quella nominale
Memorie
Caretteristiche del MOSFET a gate
flottante
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Memorie
Cella EEPROM: transistor FLOTOX
Gate di Controllo
Gate Flottante
I
Drain
Source
20–30 nm
V GD
-10 V
10 V
n+
n+
Substrato
p
10 nm
Transistor FLOTOX
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Corrente di tunnel
Fowler-Nordheim
Memorie
Cella EEPROM
BL
WL
VDD
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Il controllo esatto della
tensione di soglia è difficile
da ottenere
I transistor non
programmati potrebbero
essere a svuotamento
 2 transistor per cella
Memorie
Cella Flash EEPROM
Gate di controllo
Gate flottante
cancellazione
n+ source
Ossido di tunnel
programmazione
n+ drain
Substrato p
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Memorie
Sezione trasversale di una cella di
memoria non volatile
Flash
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EPROM
Gentile concessione di Intel
Memorie
Memoria Flash con struttura NOR:
cancellazione
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Memorie
Memoria Flash con struttura NOR:
programmazione
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Memorie
Memoria Flash con struttura NOR: lettura
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Memorie
Memoria Flash con struttura NAND
Word line
(polisilicio)
Gate
Cella elementare
ONO
Gate
Oxide
FG
Source line
(diffusione)
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Gentile concessione di Toshibac
Memorie
Memoria Flash con struttura NAND
Transistor di selezione
Wordline
Area Attiva
STI
Contatto di Bitline
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Contatto di Sourceline
Gentile concessione di Toshiba
Memorie
Memorie a scrittura e lettura (RAM)
 STATICHE (SRAM)
L’informazione è mantenuta finchè la cella è alimentata
Grande (6 transistor/cella)
Veloce
Uscita differenziale
 DINAMICHE (DRAM)
Refresh periodico
Piccola (1-3 transistor/cella)
Lenta
Uscita singola
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Memorie
Cella SRAM CMOS a 6-transistor
WL
V DD
M2
M5
Q
M1
BL
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M4
Q
M6
M3
BL
Memorie
Cella SRAM: scrittura
WL
V DD
M4
BL
Q= 0
M5
V DD
Cbit
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M1
Q= 1
V DD
BL
M6
V DD
Cbit
Memorie
Cella SRAM: scrittura
WL
V DD
M4
M5
Q= 1
M1
BL = 1
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M6
Q= 0
V DD
BL = 0
Memorie
Layout di una cella SRAM a 6T
VDD
M2
M4
Q
Q
M1
M3
GND
M5
BL
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M6
WL
BL
Memorie
Cella SRAM a 4 transistor
WL
V DD
RL
M3
BL
RL
Q
Q
M1
M2
M4
BL
Consumo statico  RL grande
Precaricare le BL a VDD per ridurre tp
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Memorie
Cella DRAM a 3 Transistor
BL 1
BL 2
WWL
WWL
RWL
M3
M1
X
CS
M2
RWL
V DD -VT
X
BL 1
BL 2
V DD
V DD -VT
DV
Nessun vincolo sulle dimensioni dei dispositivi
Lettura non distruttiva
Potenziale del nodo X quando è memorizzato “1” = VWL – Vtn
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Memorie
Layout della cella DRAM 3T
BL2
BL1
GND
RWL
M3
M2
WWL
M1
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Memorie
Cella DRAM a 1 Transistor
Scrittura: CS è caricata o scaricata abilitando la WL e ponendo la BL al valore desiderato
Lettura: La BL viene precaricata ad una tensione intermedia, la WL è abilitata. In seguito
alla ridistribuzione di carica tra CS e la BL si legge una variazione della tensione della BL
CS
DV = VBL – V PRE = V BIT – V PRE -----------C S + CBL
L’escursione sulla BL è piccola, tipicamente ~250 mV.
© Circuiti Integrati Digitali
Memorie
Osservazioni sulle memorie DRAM-1T
 Le
DRAM-1T richiedono un Sense Amplifier per ciascuna
BL, a causa della ridistribuzione di carica durante la
lettura.
 Le celle DRAM sono ad uscita singola al contrario delle
SRAM che hanno uscita differenziale.
La lettura della cella DRAM è distruttiva; è necessaria
l’operazione di refresh dopo per il corretto funzionamento.
 Contrariamente alla cella a 3T, quella a 1T richiede la
presenza di una capacità addizionale.
 Scrivendo un “1” in una cella DRAM, si perde una
tensione di soglia a causa dell’effetto body. La caduta di
tensione può essere compensata con un circuito di
“bootstrap” che abiliti la WL con una tensione maggiore di
VDD Integrati Digitali
Memorie
© Circuiti
Ruolo del Sense Amplifier
V BL
V(1)
V PRE
DV(1)
V(0)
Attivazione del SA
Attivazione della WL
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t
Memorie
Cella DRAM 1T
Condensatore
Wordline
Metal 1
Wordline (Metal)
SiO2
Poly
n+
Ossido di campo
n+
Poly
Strato di inversione
Bitline
diffusa
Polisilicio
(gate)
Sezione trasversale
Polisilicio
(elettrodo)
Layout
Uses Polysilicon-Diffusion Capacitance
Expensive in Area
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Memorie
Immagine SEM di una cella DRAM 1T
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Memorie
Moderna cella DRAM a 1T
Word line
Insulating Layer
Cell plate
Capacitor dielectric layer
Elettrodo di Si
Dielettrico
Poly di riempimento
Transfer gate
Isolation
Storage electrode
Elettrodo in Poly-Si
Substrato
2° ossido di campo
Cella a trincea
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Capacità a stack
Memorie
Circuiti Periferici
 Decodificatori
 Sense Amplifier
 Buffer di I/O
 Circuiti di controllo e
temporizzazione
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Memorie
Memory Architecture: Decoders
M bit
Word 0
S1
Word 1
S2
N
parole
S0
Word 2
SN -
2
SN -
1
cella
A1
AK-
Word 0
Word 1
A0
1
Decode
r
S0
M bit
Word 2
Word N - 2
Word N - 2
Word N - 1
Word N - 1
cella
K = log2N
I/O
(M bit)
Struttura intuitiva di una memoria N x M
Troppi segnali di selezione
N parole  N segnali di selezione
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I/O
(M bit)
Il decodificatore riduce il numero di segnali
K = log2N
Memorie
Memoria con struttura a matrice
Amplifica l’escursione logica
tra 0 e VDD
Seleziona la parola appropriata
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Memorie
Struttura gerarchica di una memoria
Vantaggi:
1. Interconnessioni più corte all’interno di un blocco
2. L’indirizzo di blocco attiva un solo blocco alla volta  risparmio energetico
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Memorie
Decoders
Decodificatore di riga
Composto da 2M porte logiche organizzate
e disposte in modo regolare e compatto
Decodificatore a (N)AND
Decodificatore a NOR
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Memorie
Decodificatore con struttura
gerarchica
Implementare il decodificatore in più stadi migliora le prestazioni
•••
WL 1
WL 0
A 0A 1 A 0A 1 A 0A 1 A 0A 1
A 2A 3 A 2A 3 A 2A 3 A 2A 3
•••
A1 A0
A0
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A1
A3 A2
A2
A3
Decodificatore a NAND
con uno stadio di
predecodifica a 2 ingressi
Memorie
Decodificatore di colonna a 4 ingressi
realizzato con pass-transistorr
BL 0 BL 1 BL 2 BL 3
A0
S0
S1
S2
A1
S3
2-input NOR decoder
D
Vantaggi: velocità (il tempo di propagazione del decodificatore non si
somma al tempo complessivo di accesso alla memoria
C’è un solo transistor lungo il percorso del segnale
Svantaggi: Molti transistor
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Memorie
Decodificatore di colonna ad albero
BL 0 BL 1 BL 2 BL 3
A0
A0
A1
A1
D
Il numero di transistor è notevolmente ridotto
Il ritardo aumenta con il quadrato della del numero di ingressi: proibitivo per
decoder di grandi dimensioni
Soluzioni: Usare buffer
Dimensionamento progressivo
Struttura combinata albero - pass-transistor
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Memorie
Sense Amplifiers
×D V
C
tp = ---------------Iav
grande
Rendere DV più piccolo possibile
piccolo
Idea: Usare un sense amplifier
piccola
escursione
S.A.
ingresso
© Circuiti Integrati Digitali
uscita
Memorie
Sense Amplifier differenziale
V DD
M3
M4
y
bit
M1
SE
M2
Out
bit
M5
Applicabile direttamente alle SRAM
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Memorie
S.A. Differenziale in una SRAM
V DD
PC
BL
V DD
BL
EQ
V DD
y M3
WL i
M1
x
SE
V DD
M4
M2
M5
2y
2x
2x
x
SE
SE
Cella SRAM i
Sense
x Amp. 2x
Diff.
V DD
Uscita
y
SE
Uscita
(a) Lettura di una SRAM
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(b) Sense amplifier differenziale a due stadi
Memorie
Uso di un latch come sense amplifier
EQ
BL
BL
VDD
SE
SE
Precaricato nel punto di lavoro instabile tramite il segnale EQ
Quando il segnale di ingresso è abbastanza ampio, il s.a. viene abilitato da SE
La retroazione positiva porta il s.a. in uno dei due punti stabili.
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Memorie