Capitolo 4
Logica sequenziale
Calcolatori elettronici – Architettura e organizzazione
Giacomo Bucci
Copyright © 2009 – The McGraw-Hill Companies srl
Reti sequenziali
- l’uscita è funzione degli ingressi e dello stato
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- Allo stato iniziale sia: S, R = 0
Z = 1, A = 0
- all’istante t, R commuta a 1 e istantaneamente Z’ = 0
- fino all’istante t+τ, Z’ ≠ Z (stato instabile)
- all’istante t+τ, Z commuta a 0 e istantaneamente A’ = 0
- fino all’istante t+2τ, la rete è ancora instabile
- dall’istante t+2τ, per S=0, R=1, la rete si mantiene stabile (Z = 0, A = 1)
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- y rappresenta lo stato presente, Y rappresenta lo stato futuro
- la condizione di stato instabile corrisponde a
Y≠y
- con S, R = 0, l’uscita Z conserva memoria dell’ultimo ingresso con valore 1
- si conviene che la condizione S=1, R=1 non si presenti per evitare che,
tornando entrambi gli ingressi a zero, lo stato finale sia impredicibile
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Flip-flop
Il Latch di NOR , costituisce un elemento binario di memoria detto flip-flop
Set-Reset (asincrono)
_
Y=S+Ry
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con vincolo SR = 0
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Modello generale
Vettori delle variabili
di ingresso X = (x1, x2,…, xn)
di uscita Z = (z1, z2,…, zn)
di stato presente y = (y1, y2,…, yn)
di stato futuro Y= (Y1, Y2,…, Yn)
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Analogamente si definiscono gli alfabeti:
di uscita O = (O1, O2,…, OM)
di stato
S = (S1, S2,…, SL)
con M = 2m
con L = 2l
Si definisce macchina sequenziale la quintupla:
M = (I, O, S, f, g)
con le due funzioni
f:SxIO
g:SxIS
Se l’alfabeto di stato è finito, la macchina ha una memoria finita: per questo
si parla di automi a stato finiti.
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Il modello in cui l’uscita è funzione di S e di I, è detto modello di Mealy.
Quando la relazione è del tipo f : S  O, si parla di modello di Moore.
La rete viene detta asincrona, perché reagisce immediatamente alle
variazioni di ingresso, portandosi nello stato (futuro) previsto dalla funzione
di transizione di stato.
E’ necessario che l’ingresso si mantenga stabile fino a che la macchina non
raggiunga uno stato stabile.
Non è permessa la variazione contemporanea di più ingressi, onde evitare
corse critiche.
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Rappresentazione delle funzioni di stato e di uscita
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Reti sequenziali sincrone
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Flip-flop SR sincrono
_
y(n+1) = S + R y(n)
_
y’ = S + R y
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Flip-flop JK
_
_
y’ = y J + y K
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Flip-flop D
y’ = D
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Flip-flop T
_
_
y’ = T y + T y
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Modello di rete sequenziale sincrona
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Flip-flop Master-Slave
ΔFF e ΔC tempi di commutazione del flip-flop e della rete combinatoria RC
Possibile instabilità determinata dall’effetto di y sulla RC, che può modificare
la coppia (S,R) durante Δ1
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Eliminazione dell’ instabilità tramite la configurazione
master-slave di due flip-flop SR in cascata
Quando il clock è attivo alto (1) il f.f. master può commutare, mentre lo slave
ha gli ingressi a zero e quindi non può cambiare stato.
Quando il clock è attivo basso (0) il f.f. slave si porta allo stato raggiunto dal
master, mentre il f.f. master non può più commutare.
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Δ1 scelto in modo da essere maggiore al tempo di commutazione del più
lento dei master;
Δ2 scelto in modo da garantire la commutazione della parte combinatoria.
L’ingresso primario I deve cambiare entro Δ2
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Flip-flop a commutazione sul fronte
Clock = 1  c=0, d=0
Clock = 0 : se D = 1  c=1, d=0
se D = 0  c=0, d=1
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Il tempo di discesa (o salita, se il FF commuta sul fronte di salita) non deve
essere superiore al limite massimo indicato dal costruttore
A cavallo del fronte di commutazione (set-up time + hold time) l’ingresso
deve restare stabile
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Ingressi asincroni dei flip-flop
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Modello Mealy e modello Moore
z=y
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__
y’ = x y
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__
z= xy
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__
y’ = x y
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Progetto di reti sequenziali
a)
b)
c)
d)
e)
Tracciatura del diagramma di stato e della tabella di flusso
Minimizzazione del numero di stati
Codifica degli stati attraverso variabili booleane
Determinazione delle funzioni di eccitazione dei FF
Determinazione della parte combinatoria restante
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Registri
Registro: elementi di memoria binaria (flip-flop) sincronizzati con un unico clock
se Rin è disasserito, l’ingresso ai FF è 00 e il registro si mantiene nello stato
precedente,
se Rin è asserito, lo stato di ogni FF diventa quello corrispondente all’ingresso INi,
sul primo fronte attivo del clock
Rout ha la funzione di Output Enable
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Si assume la convenzione che i registri commutino sul fronte di discesa del clock
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Caricamento asincrono
Registri a scorrimento e ad anello
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Contatori
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Contatori sincroni
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Contatori asincroni
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Trasferimento dell’informazione
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Struttura a bus
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Struttura a bus
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Tempificazione
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τg : tempo richiesto dalla logica CNTRL per generare i segnali RSout e RDin
τl : tempo impiegato dal segnale RDout per propagarsi fino a RS
τout : tempo richiesto per il passaggio in conduzione di RS
τB : tempo di trasmissione del dato da RS a RD
τS : tempo di set-up dei FF del registro RD
τH : tempo di hold del registro RD
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