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Package
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Introduzione
Il package è l'involucro che ingloba i circuiti
integrati e connette il chip con l'esterno
Le prestazioni del package sono importanti
E' il supporto meccanico del chip
Trasferisce i segnali di I/O e le alimentazioni
Rimuove il calore generato dal circuito
Protegge il chip (die) dall'ambiente
radiazioni ed umidità.
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Introduzione
Il package ha un forte impatto sui ritardi dei chip,
e la situazione peggiora con la riduzione dei
ritardi interni al chip
Al giorno d'oggi il 50% dei ritardi di un circuito
dipende dal package e questa frazione tende ad
aumentare
La ricerca di package con migliori prestazioni
diventa sempre più importante
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Caratteristiche dei package
Prestazioni elettriche
I pin dovrebbero avere basse induttanze, capacità
e resistenza.
E' preferibile un'impedenza caratteristica (Zo) alta
per adattarsi all'impedenza di uscita del chip.
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Caratteristiche dei package
Prestazioni meccaniche
La capacità di rimuovere il calore generato
dovrebbe essere la più alta possibile
Motivazioni legate all'affidabilità richiedono un
buon accoppiamento delle caratteristiche
termiche di chip package
E' richiesta una connessione affidabile dal chip al
package e dal package alla piastra.
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Caratteristiche dei package
Costo
E' un parametro fondamentale.
I package ceramici sono più efficaci dei plastici ma sono più costosi.
Le dimensioni sono un fattore importante che pur aumentando il costo
del package tende a ridurre lo spazio occupato sulla piastra.
Il numero di pin richiesto cresce continuamente (300 pin è un numero
realistico).
Aumentano le dimensioni del package
Si riducono le distanze tra i pin
Entrambi i metodi incrementano il costo dei package
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Classificazione dei package
I package possono essere classificati in base a:
Materiale costruttivo
Caratteristiche termiche
Numero dei livelli di interconnessione
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Materiale dei package
I materiali si classificano in plastici e ceramici
Plastiche (materiali organici) : più economiche; peggiori
caratteristiche termiche
Le plastiche possono essere porose -> invecchiamento
Ceramiche: Silicon carbide (SiC), aluminum nitride,
beryllia (BeO), alumina (AlO3)
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Dissipazione di potenza
Rimozione del calore generato dai circuiti
Molti meccanismi di rottura sono esacerbati dalla
temperatura.
Correnti di perdita nei diodi, elettromigrazione, elettroni caldi
La temperatura deve essere mantenuta entro limiti stabiliti
Sino 70° per i circuiti commerciali. [-55°, 125°] specifiche militari
La vita media di un circuito dimezza per ogni incremento di 20 °C
della temperatura di lavoro. Legge di Arrhenius:
L=A[exp(-b/T)-1]
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La dissipazione di un circuito digitale può raggiungere i
100W.
Studiare la temperatura ed il flusso di calore dovrebbe
tenere in conto: conduzione, convezione, irraggiamento.
Irraggiamento: trascurabile.
Convezione: importante solo per raffreddamento con aria
forzata. Si approssima con modello conduttivo.
Conduzione. Il problema 3D è approssimato con
equazioni 1D.
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Heat transfer
Conduzione. Caso monodimensionale. Soluzione a regime.
In the one-dimensional case, and for the transfer area A (m) of
heat flow path length L (m) and thermal conductivity k not varying
over the heat path, the temperature difference DT(°C, K) resulting
from the conduction of heat Q (W) normal to the transfer area, can
be expressed in terms of a conduction thermal resistance q
(degree/W).
This is done by analogy to electrical current flow in a conductor,
where heat flow Q (W) is analogous to electric current I (A) and
temperature T (°C, K) to voltage V (V), thus making thermal
resistance q analogous to electrical resistance R(W) and thermal
conductivity k (W/m-degree) analogous to electrical conductivity, s
(1/W–m).
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Heat transfer
The one dimensional solution is:
Expanding for multilayer (n layer) composite
and rectilinear structure:
Dli = thickness of the i-th layer, m
ki = thermal conductivity of the material of the i-th
layer, W/m*degree
Ai = cross-sectional area for heat flux of the i-th
layer, m^2
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Package thermal characteristic
Packages are composites, made up of several materials. These
materials all have different thermal resistances.
The silicon die is the source of the heat.
The package surface serves to both trap the heat and to spread it
from the die by conduction.
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Dissipazione di potenza
L'efficienza termica dipende da:
Resistenza termica del package
Trasferimento del calore dal package al mezzo di
raffreddamento.
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Package thermal characteristic
Suppose TO-220 package
The rated thermal resistance qja = 50°C/W.
Ta = 25°C, Vdd=5V, I = 0.5A
Tj = Ta + Pd * qja = 25°C + 2.5W * 50°C/ W = 150°C
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Package thermal characteristic
Example: Xilinx Datasheet
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Package thermal characteristic
Example: Xilinx Datasheet
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Package thermal characteristic
Application of thermal resistance data
Thermal parameters:
qJA = Junction to ambient thermal resistance (°C/W)
qJC = Junction to case thermal resistance (°C/W)
qJB = Junction to board thermal resistance (°C/W)
qCA = Case to ambient thermal resistance (°C/W)
qCS = Case to heatsink thermal resistance (°C/W)
qSA = Heatsink to ambient thermal resistance (°C/W)
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Package thermal characteristic
qJC measures the internal package resistance. It strongly depends on the
package material’s heat conductivity and geometrical considerations.
qJA measures the total package thermal resistance including qJC. qJA
depends on the package material properties and such external conditions as
convective efficiency and board mount conditions. For example, a package
q
mounted on a socket may have a JA value 20% higher than the same
package mounted on a 4-layer board with power and ground planes.
q
In general MN expresses the thermal resistance between point M and N.
In the above expression the "source" and "end" points are indicated.
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Package thermal characteristic
Thermal data usage
Xilinx supplied data:
- qJA — quoted from Xilinx database
- qJC — quoted from Xilinx database
- qSA— quoted by heatsink supplier
Items that the user may need to supply.
- TJ-max: This may go as high as the absolute maximum Temperature for
the package — typically 125°C to 135°C for plastic. - Beyond 85°C for
commercial specified part, speed files may have to be derated. The
temperature limit before derating is activated is higher for industrial grade
and military temperature grade parts. - The user will need to pick a TJ-max
for reliability considerations, and plan the thermal budget around that.
- TA: Ambient in a system. This is also another variable that the user can
control. Typically this is set to approximately 45°C to 55°C.
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Package thermal characteristic
Items usually calculated:
- Power dissipation. The thermal equation may be used to
determine power range that can satisfy some given
conditions.
-TJ-max may be calculated from the equations.
In non-heatsink situations, the following inequality formula
should hold.
qJA * PD + TA < TJ(max)
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Package thermal characteristic
Example 1:
The manufacturer’s goal is to achieve Tj (max) < 85°C
A module is designed for a Ta = 45°C max.
An XCV300 in a FG456 has a qJA = 16.5°C/watt. qJC = 2.0°C/Watt.
Given a XCV300 with a logic design with a rated power PD of 2.0 Watts.
The maximum die temperature can be calculated as:
TJ = 45 + (16.5 x 2.0) = 78°C.
The system manufacturer’s goal of TJ < 85°C is met in this case.
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Package thermal characteristic
Example 2:
A module has TA = 55°C max.
The Xilinx FPGA XC4013E is in a PQ240 package (HQ240
is also considered).
A logic design in XC4013E is determined to be 2.50 Watts.
The module manufacturer’s goal is to achieve
TJ(max.) < 100°C.
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Package thermal characteristic
Table 2 shows the package and thermal enhancement
combinations required to meet the goal of TJ < 100°C.
Solutions to meet the module requirements of 100°C:
Using PQ240: TJ = 55 + (23.7 x 2.50) = 114.25°C.
Using PQ240 with 250 LFM : TJ = 55 + (17.5 x 2.50) = 98.75°C
Using HQ240: TJ = 55 + (12.5 x 2.50) = 86.25°C
Using HQ240 with 250 LFM : TJ = 55 + (8.6 x 2.50) = 76.5°C.
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Heatsink Calculation
Device is XCV1000E-FG680 – There is a need for external thermal
enhancements
Customer requirements
Ta=50°C, Power = 8.0 Watts (user’s estimate) User does not want to
exceed TJ(max) of 100°C
Determination with base Still Air data:
TJ = TA + (qJA) * P
TJ = 50 + 8 * 10.6 = 134.8°C
Unacceptable! qJA in still air will not work since the 134.8°C is beyond
the stated goal of 100°C.
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Heatsink Calculation
Calculating acceptable Thermal resistance:
Determine qJA required to stay below 100°C with 8W
power?
Thermal budget = (TJ – TA) = 50°C.
qJA = (50)/8 = 6.25°C/Watt.
The package and any enhancement to it need to have an
effective thermal resistance from the junction to ambient
less than 6.25°C/Watt.
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Heatsink Calculation
Solution options:
Bare package with 500LFM (2.54 meters/s) of air will give
qJA=6.1°C/Watt.
That will be a workable option, if that much airflow will be tolerable.
Heatsink calculation:
With a heatsink, heat will now pass through the package (qJC) then through
an interface material (qCS), and from the heatsink to ambient (qSA). This
can be expressed as follows:
qJA = qJC + qCS + qSA <= 6.25°C/Watt
Hp: qCS=0.1°C/Watt
From above qSA <= 5.25°C/Watt)
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Heatsink options
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Livelli di interconnessione
The semiconductor chip is
encapsulated into a package, which
constitutes the first level of
packaging. A printed circuit board is
employed because the total circuit
and bit count required might exceed
that available on a single first-level
package.
Therefore several levels of
packaging will be present.
They are often referred to as a
packaging hierarchy.
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Livelli di interconnessione
In the past, the packaging hierarchy contained more levels.
Dies were mounted on individual chip carriers, which were placed on
a printed circuit board. Cards then plugged into a larger board, and
the boards were cabled into a gate. Finally, the gates were connected
to assemble the computer.
Today, higher levels of integration make many levels of packaging
unnecessary, and this improves the performance, cost, and reliability
of the computers.
Ideally, all circuitry one day may be placed on a single piece of
semiconductor. Thus, packaging evolution reflects the integrated
circuits progress.
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Livelli di interconnessione
Traditional approach uses two-level interconnection strategy
Die is first attached to chip carrier or substrate
Package contains a cavity where the chip is mounted
In the cavity there is room for many connection from the chip to
pins (first hierarchy level).
Pins connect to PCB and are the second hierarchy level.
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Livelli di interconnessione
Attention is focused in removing the first hierarchy level
Dice are mounted directly on the board
MCM, multi chip module
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Livello 1: Connecting die to package
Wire Bonding
Backside of the die is attached to the substrate.
Pads are individually connected to pins with Al or Au wires
Well known process with many disadvantages
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Livello 1
Wire are attached serially
Difficult to avoid shorts for large pin count
Wires have high inductance (5nH) and mutual inductance
Parasitics are hard to predict
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Livello 1
Tape automated bonding (TAB)
Die is attached to a metal frame
printed on polymer film
Connection with the polymer
film wires is made using solder
bumps
Different types of connections
to the substrate
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Livello 1
TAB is highly automated
All connections are made simultaneously
Reduced wiring pitch and higher pin count
L = 0.3-0.5nH, C=0.2-0.3pF R = 50-200W
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Livello 1
Solder bump bonding
Solder bumps are small spheres of solder (solder balls)
that are bonded to contact areas or pads of semiconductor
devices and subsequently used for face-down bonding.
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Livello 1
The length of the electrical connections between the chip
and the substrate can be minimized by placing solder
bumps on the die, flipping the die over, aligning the solder
bumps with the contact pads on the substrate, and
reflowing the solder balls in a furnace to establish the
bonding between the die and the substrate.
This technology provides electrical connections with minute
parasitic inductances and capacitances.
L=0.01nH
C=0.1pF
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Livello 1
The contact pads are distributed over the entire chip
surface rather than being confined to the periphery.
As a result, the silicon area is used more efficiently, the
maximum number of interconnects is increased, and signal
interconnections are shortened.
This technique results in poor thermal conduction, difficult
inspection of the solder bumps, and possible thermal
expansion mismatch between the semiconductor chips and
the substrate.
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Livello 2: Connecting package to PCB
Through hole mounting
holes are drilled through the board and plated with copper
Package pins are inserted and connection made with
solder
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Livello 2
Through hole mounting: DIP package
A dual-in-line package is a rectangular package with two rows of
pins in its two sides. Here, first the die is bonded on the lead frame
and in the next step, chip I/O and power/ground pads are wirebonded to the lead frame, and the package is molded in plastic.
DIPs are the workhorse of the high-volume and general-purpose
logic products.
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Livello 2
Through hole mounting: Pin Grid Array
(PGA)
A pin grid array has leads on its entire
bottom surface rather than only at its
periphery. This way it can offer a much
larger pin count.
It has cavity-up and cavity-down versions.
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Livello 2
Through hole mounting
Advantages:
Reliable and sturdy connection
Easy to solder connections
Disadvantages
Reduced board density
Pins must be separated by at least 2.45mm for mechanical reasons
Holes prevent the passage of connectors and require longer paths
PGA tend to weaken the board
Even if PGA parasitics are better than DIP their values are significant
L=30nH and C=4pF (DIP)
L= 2-15nH C=1-5pF (PGA)
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Livello 2
Surface mount technique
A chip is attached to the surface of the board with a solder
connection requiring any through-holes
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Livello 2
Surface mount : Advantage
Increase packing density:
No holes means more wiring space
lead pitch is reduced
chips mounted on both sides of the board
Improved mechanical strength
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Livello 2
Surface mount : disadvantage
connections are weaker
Chip mounting cumbersome and more expensive
testing is more complex since pins are no longer
accessible on the backside of the board
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Livello 2
Surface mount : Small outline package (SOP)
The small-outline package has gull-wing shaped leads.
It requires less pin spacing than through-hole mounted DIPs and
PGAs.
SOP packages usually have small lead counts and are used for
discrete, analog, and SSI/MSI logic parts.
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Livello 2
Quad Flat Pack (QFP)
The lower available pin counts of the rectangular DIP is a limiting factor.
With pins spaced 2.4mm apart on only two sides of the package, the
physical size of the DIP has become too great. So, one solution is to
provide pins all around. In QFPs, pins are provided on all four sides. Thin
QFPs (TQFP) are developed to reduce the weight of the package.
QFP
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Livello 2
Surface mount : Plastic-leaded chip carriers (PLCC)
Plastic-leaded chip carriers, such as gull-wing and J-leaded chip
carriers, offer higher pin counts than SOP.
J-leaded chip carriers pack denser and are more suitable for
automation than gull-wing leaded carriers because their leads do
not extend beyond the package.
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Livello 2
Surface mount : Leadless ceramic chip carriers (LCCC)
Made of a ceramic material : withstand high temperatures.
It does not have leads but has pads around its perimeters (called
castellations) for connection to the PCB footprint .
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Livello 2
Dice in leadless chip carriers are mounted in cavity-down position, and the
back side of the chip faces away from the board, providing a good heat
removal path.
Ceramic substrate has a high thermal conductivity.
LCCCs are hermetically sealed.
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Livello 2
Chip scale package (CSP):
An IC package which is physically no larger in horizontal
area than 1.5 times than that of the die itself.
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Livello 2
Ball Grid Array (BGA) :
An area array, integrated circuit package in which the input
and output points are solder bumps arranged in a grid (array)
pattern.
Also known as bumped grid array
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Package
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FPGA naming
FPGA vendors offer a wide variety of packaging, speed, and
qualification (military, industrial, or commercial) options in each family.
Several hundred possible part combinations for PLD.
Altera part-naming convention, which is similar to that used by other
FPGA vendors.
EP2C35F672C6: EP -> Altera, 2C -> CycloneII, 35 -> logica
contenuta in FPGA, F672 -> Tipo di package (flip chip) e numero di
pin 672, C -> Standard (militare, commerciale) , 6 speed grade
Altro esempio: EPM240T100C3. EP -> Altera M -> CPLD MaxII,
240 -> logica contenuta in FPGA, T100 -> Tipo di package (Thin
QFP) e numero di pin 100, C -> Standard (militare, commerciale) , 3
speed grade
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FPGA naming
The table shows the various codes used by manufacturers
in their FPGA part numbers.
Not all possible part combinations are available, not all
packaging combinations are available, and not all I/O
options are available in all packages.
For example, it is quite common for an FPGA vendor to
offer a chip that has more I/O cells than pins on the
package.
This allows the use of cheaper plastic packages without
having to produce separate chip designs for each different
package.
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FPGA naming
A customer can buy an Actel A1020 that has 69 I/O cells
in an inexpensive 44-pin PLCC package but uses only 34
pins for I/O
the other 10 (= 44 – 34) pins are required for programming and
power: 3 for GND, 4 for VDD, 1 for MODE (a pin that controls four
other multifunction pins), and 1 for VPP (programming voltage).
A designer who needs all 69 I/Os can buy the A1020 in a
bigger package.
Tables in the FPGA manufacturers’ data books show the
availability, and these matrices change constantly.
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FPGA naming
Manufacturers code
A
Actel
ATT AT&T (Lucent)
XC
Xilinx
isp
Lattice Logic
EPM
Altera MAX
M5
AMD MACH 5 is on the device
EPF
Altera FLEX
QL
QuickLogic
CY7C Cypress
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FPGA naming
Package type
PL or PC
plastic J-leaded chip carrier, PLCC
VQ
very thin quad flatpack, VQFP
PQ
plastic quad flatpack, PQFP
TQ
thin plastic flatpack, TQFP
CQ or CB
ceramic quad flatpack, CQFP
PP
plastic pin-grid array, PPGA
PG
ceramic pin-grid array, PGA
WB, PB
ball-grid array, BGA
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Package
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FPGA naming
Application
C
commercial
B
MIL-STD-883
I
industrial
E
extended
M
military
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