UNIVERSITÀ DEGLI STUDI DI PAVIA
FACOLTÀ DI INGEGNERIA
Dipartimento di Elettronica
CIRCUITO INTEGRATO
D’INTERFACCIA CMOS PER UN
MICROFONO MEMS
Relatore:
Chiar.mo Prof. Piero MALCOVATI
Correlatori:
Ing. Luca PICOLLI
Dott. Ing. Marco GRASSI
Tesi di Laurea
di Luca Rosson
Anno Accademico 2006/2007
Indice
Introduzione
I – Introduzione
1
II – Struttura del lavoro di tesi
4
Capitolo 1 – La conversione analogico-digitale
I – Introduzione
6
II – Il processo di conversione A/D
6
III – Campionamento del segnale
7
IV – Quantizzazione
9
V – Codifica
11
VI – Parametri fondamentali per la caratterizzazione dei convertitori
11
1. Risoluzione
12
2. Non linearità differenziale ed integrale
12
3. Offset
13
4. Errore di guadagno
13
5. Rapporto segnale/rumore
14
6. Spurius free dynamic range
14
VII – Sistemi sovracampionati
14
VIII – Noise shaping
15
IX – Modulazione Delta
16
X – Modulazione Sigma/Delta
19
XI – Cenni su modulatori di ordine superiore
22
Indice
Capitolo 2 – Modello ideale del circuito di front-end e
simulazioni in ambiente Simulink
I – Introduzione
24
II – Struttura generale del sistema
24
III – Buffer-amp
26
IV – Modulatore del II ordine
26
V – Modulatore digitale del IV ordine
29
VI – Simulazioni Simulink
30
Capitolo 3 - Progettazione circuitale del convertitore
I – Introduzione
35
II – Struttura completa del sistema
35
III – Buffer-amp
36
IV – Modulatore del II ordine
39
1. Struttura a switche- capacitor
39
2. Integratore di Miller
40
3. Sommatore
41
4. Amplificatore operazionale
42
5. Quantizzatore ad 11 livelli
45
6. Il DAC
47
7. Logica anti-bolle
50
V – Modulatore del IV ordine
51
VI – Interruttori
52
Capitolo 4 – Risultati di simulazione e conclusioni
I – Introduzione
55
II – Simulazioni con il Buffer-amp
55
III – Amplificatore operazionale
61
Indice
IV – Simulazioni del comparatore
65
V – Simulazioni dell’intero sistema
68
VI – Conclusioni
73
Appendice
A.1 – Codice Verilog del convertitore one-hot/binario complemento a 2 75
A.2 – Codice Verilog del Modulatore Σ∆ del IV ordine
76
A.3 – Codice Matlab per il calcolo del SNR
78
A.4 – Codice Matlab per l’acquisizione dati e per il plot dei grafici
79
Bibliografia
82
Introduzione
I. Introduzione
Il microfono è un trasduttore elettro-meccanico in grado di convertire un suono in
segnale elettrico, che può essere poi opportunamente amplificato e ritrasmesso. Il suono, o
pressione sonora, è una variazione di pressione, intorno alla condizione di riposo, in un
mezzo. Gli spostamenti dalla posizione di equilibrio sono delle oscillazioni delle particelle del
mezzo che provocano zone di compressione e rarefazione nello stesso. La compressione
corrisponderà ad un massimo nel segnale elettrico trasdotto dal microfono mentre la
rarefazione corrisponderà ad un minimo. È da precisare che l’onda sonora ha quindi bisogno
di un mezzo elastico per propagarsi, proprio a causa della sua natura fisica.
Principalmente, in elettronica, il metodo più utilizzato per trasdurre un suono in un
segnale elettrico consiste nel trasformare il gradiente di pressione sonora in una forza
attraverso l’uso di diaframmi, accoppiati ad appositi trasduttori elettrici, che vengono messi in
movimento e producono quindi il segnale elettrico richiesto.
Con questo principio di base vengono realizzati grossomodo tutti i microfoni
appartenenti alle varie tipologie: dinamici, piezoelettrici, a condensatore, ecc. In particolare la
famiglia dei microfoni a condensatore rappresenta quella di maggior interesse per l’impiego
nella realizzazione di sensori e microfoni integrati, in virtù di alcune peculiarità che la
contraddistinguono e della relativa semplicità con cui possono essere integrati su silicio.
Questi microfoni si basano su una variazione capacitiva e sono, quindi, realizzati in
linea di principio come condensatori a facce piane parallele, in cui una delle due piastre della
struttura è in realtà un diaframma in sospensione, come mostrato in Figura I.1
1
Introduzione
Sound
pressure
V+
d
d
VFigura I.1 Esempio strutturale di microfono a condensatore
Ovviamente le forme con cui il diaframma può essere realizzato sono molteplici e
variano in funzione dell’impiego e del metodo utilizzato per la realizzazione. Qui si fa
riferimento ad un esempio del tutto generico in cui le due piastre del condensatore sono tenute
ad una differenza di potenziale costante. La pressione sonora, deformando il diaframma,
modifica la distanza tra i piani e, di conseguenza, il valore di carica immagazzinata secondo la
relazione:
Q = C ⋅V
⇒ C=
A
d
dove Q è la carica espressa in Coulomb, C la capacità in Farad, V il potenziale in Volt, A e d
rispettivamente l’area e la distanza tra le piastre. Come si vede la carica varia in maniera
inversamente proporzionale rispetto alla distanza. Ciò significa che, se la struttura è ben
progettata, il segnale elettrico in uscita dal dispositivo risulterà proporzionale all’onda
acustica incidente. Da ciò derivano le principali caratteristiche che contraddistinguono il
microfono a condensatore: una risposta in frequenza estremamente piatta ed un elevata
sensibilità regolabili in funzione delle caratteristiche meccaniche con cui viene realizzato il
diaframma. Inoltre, vista la relativa semplicità con cui, attraverso gli odierni processi di
integrazione su silicio, è possibile realizzare condensatori precisi si può intuire il perché del
loro successo nel campo dei trasduttori.
Perché si è resa necessaria integrazione di microfoni su silicio? Negli ultimi anni, con
una diffusione sempre maggiore di: telefonia mobile, sistemi wireless, dispositivi di
riconoscimento vocale, registratori/lettori portatili, camere digitali, ecc. si è fatta sempre più
pressante l’esigenza di realizzare dispositivi che incorporassero sullo stesso chip: sensori e
unità di elaborazione (pre-amplificatore, convertitore A/D, logica, ecc.) al fine di ottimizzare
l’impiego di area, i costi, i consumi ed i tempi di produzione. In quest’ambito, si è assistito ad
una sempre crescente diffusione dei sistemi MEMS (Micro Electro-Mechanical Systems) in
2
Introduzione
grado di coniugare le proprietà elettriche del silicio con quelle opto-meccaniche. In particolare
la nascita di microfoni MEMS ha dato la possibilità di realizzare sensori acustici ad elevate
prestazioni con ridotte dimensioni e consumi, in cui il sensore e tutta l’elettronica ad esso
dedicata fossero sullo stesso chip o nello stesso package, risparmiando area, riducendo il
rumore e gli effetti parassiti.
Un esempio tipico esempio di questo tipo di trasduttore, che ha avuto un notevole
impiego in questi anni, è la struttura del microfono MEMS a condensatore piatto mostrato in
Figura I.2, la cui membrana è realizzata in polisilicio.
Figura I.2 Esempi di microfoni MEMS realizzati con membrane in polisilicio e piano forato
Come si vede il microfono è costituito da un piano rigido di silicio in cui sono stati
praticati dei fori per permettere la fuoriuscita dell’aria sotto la pressione sonora incidente. In
questo modo il fine diaframma in polisilicio è libero di vibrare liberamente nel gap che e stato
formato, variando la capacità del sistema. Le due differenti immagini mostrano due diverse
possibilità di realizzare la membrana verso l’interno o l’esterno del chip.
Senza entrare nel dettaglio dello studio meccanico del dispositivo, possiamo affermare
che la sua caratterizzazione si basa sulla regolazione dello stress della membrane. Gli studi
specifici dimostrano che agendo opportunamente sullo spessore, l’area ed il materiale del
diaframma, contemporaneamente con il dimensionamento del gap tra le due superfici, è
possibile ottenere microfoni MEMS con caratteristiche di:
a) Basso ingombro e peso
b) Elevata sensibilità
3
Introduzione
c) Basso rumore e consumo
d) Risposta in frequenza piatta
e) Ampio segnale d’uscita a dispetto delle pur ridotte dimensioni.
Inoltre, un non trascurabile vantaggio di utilizzare le tecniche CMOS è la grande
capacità di replicare strutture identiche con un buon matching tra loro. È quindi possibile
utilizzando questo sistema realizzare interi array di microfoni per sensori insieme
all’elettronica per la conversione A/D, assicurando nel contempo un matching molto preciso
tra gli stessi elementi del sistema.
II. Struttura del lavoro ti tesi
Oggetto di questo lavoro di tesi è proprio la progettazione di un circuito di front-end di
un microfono MEMS per realizzare un sensore acustico che integri a bordo dello stesso core:
trasduttore, preamplificatore e convertitore A/D.
Figura I.3 Struttura generale del sistema
La Figura I.3 mostra complessivamente il sistema che verrà realizzato in questo lavoro
di tesi. Il microfono MEMS sarà trattato come carico capacitivo per l’ingresso. Il sistema
verrà diviso in 2 parti: uno stadio di pre-amplificazione connesso direttamente al microfono
MEMS ed un convertitore A/D realizzato con architettura Σ∆. Il sistema sarà progettato per
funzionare con un’alimentazione di 3.3 V ed una frequenza di campionamento del
convertitore pari a 2.048 MHz. Particolare attenzione verrà rivolta al pre-amplificatore
4
Introduzione
(BufferAmp) che dovrà presentare un basso livello di rumore riferito all’ingresso ed un basso
valore di capacità d’ingresso.
Nel dettaglio il lavoro di tesi si articola nel seguente modo:
Cap.1 La conversione analogico-digitale
Brevi cenni sulla conversione A/D, sui parametri caratteristici di un convertitore e
sulla teoria della conversione sigma delta.
Cap.2 Modello ideale del circuito di front-end e simulazioni in ambiente
Simulink
Viene descritto il modello teorico adottato per realizzare l’intero sistema e vengono
presentate, una ad una, tutte le componenti per realizzarlo in ambiente Simulink. Si
presentano inoltre, alcune simulazioni Matlab che permettono di stimare prestazioni e i limiti
teorici del sistema.
Cap.3 Progettazione circuitale del convertitore
Si illustra la realizzazione a livello transistor del modello teorico proposto nel capitolo
due. Si presenteranno le principali scelte fatte per realizzare questo dispositivo con
un’architettura del tipo switched-capacitor.
Cap.4 Risultati delle simulazioni in ambiente Cadence e conclusioni
Si esporranno i risultati delle simulazioni, realizzate in ambiente Cadence, eseguite sui
singoli blocchi del sistema. Si analizzeranno quindi le prestazioni generali del sistema in
termini di linearità ed infine attraverso simulazioni Montecarlo, si cercherà di stimare la
solidità di questo progetto, tenendo conto dei difetti che possono essere introdotti dal processo
d’integrazione.
5
Capitolo 1
La conversione analogico-digitale
I Introduzione
In questo capitolo si illustrerà il processo di conversione analogico digitale (A/D), le
caratteristiche che un convertitore A/D deve possedere per effettuare una corretta conversione
ed i parametri che lo caratterizzano. Si presenteranno inoltre i principi di base per la
conversione sigma-delta.
II Il processo di conversione A/D
La conversione analogico digitale è il procedimento che interfaccia il nostro mondo,
ovvero quello analogico, con il mondo digitale dei computer. Tramite un convertitore A/D, il
segnale d’ingresso analogico viene convertito, ad istanti prefissati, in parole ad N bit che ne
rappresentano il valore nel dominio digitale.
Come mostrato in Figura 1.1, la catena di conversione può essere scomposta in una
sequenza di quattro operazioni fondamentali :
ƒ
Filtraggio anti-aliasing
ƒ
Campionamento del segnale analogico
ƒ
Discretizzazione delle ampiezze del segnale campionato o quantizzazione
ƒ
Codifica
6
Cap1 – La conversione analogico-digitale
digital out
analog in
Sampler
Anti-aliasing
Filter
Quantizer
Codifier
Figura 1.1 Schema a blocchi di un convertitore A/D
III Campionamento del segnale
Attraverso il campionamento, il segnale d’ingresso analogico viene letto in determinati
istanti prefissati, determinati da una frequenza detta di campionamento, così da creare una
sequenza di campioni separati tra loro da intervalli di tempo pari a TS = 1/FS, dove FS è la
frequenza di campionamento.
Il campionamento ideale può essere descritto come:
+∞
x(t) = x(nT) = ∑ x(t) ⋅(t − nT)
(1.1)
−∞
Come si può vedere l’operazione di campionamento consiste nella moltiplicazione del
segnale d’ingresso per un pettine di Dirac. Questo produce il segnale campionato, mostrato in
Figura 1.2, composto da un pettine di Dirac di passo pari a 1/FS, in cui l’ampiezza di ogni
singola delta è pesata dal valore del segnale nell’istante di campionamento. Questa operazione
è di natura non lineare.
Analog signal
Sampled signal
x(n)
xa(t)
original analog signal
0
t
1
2
3
4
5
6
7
8
9
10
n
Figura 1.2 Esempio grafico del campionamento di segnale
Applicando ora la trasformata di Laplace per passare nel dominio delle frequenze la
sequenza infinita di delta può essere scritta come:
+∞
+∞
−∞
−∞
L ∑ δ (t − nT ) = ∑ e − nsT
La (1.2) può essere riscritta come:
7
(1.2)
Cap1 – La conversione analogico-digitale
+∞
+∞
−∞
−∞
L[ x(nT )] = ∑ X ( s − jnω ) = ∑ x(nT )e nsT
(1.3)
La Figura 1.3a mostra lo spettro di un segnale analogico periodico di banda B, mentre la
Figura 1.3b mostra lo spettro dello stesso segnale di banda B campionato, che risulta
composto dalle repliche infinite dello spettro del segnale x(t) distanziate tra loro di nω =
2πn/T = Fs.
Amplitude
a)
B
f
[Hz]
Amplitude
n= - 1
b)
n=1
n=0
- fs
fs
n=2
f
[Hz]
Figura 1.3 a) Spettro del segnale a banda limitata x(t) b) Spettro del segnale campionato x(nT)
Come si può osservare in questa figura non vi sono sovrapposizioni tra spettro base e
repliche spettrali. Questa condizione non è però data a priori, ossia per una qualsiasi
frequenza di campionamento, bensì è determinata dal teorema di Shannon/Nyquist che fissa la
frequenza minima di campionamento, per evitare sovrapposizioni spettrali nella banda B
d’interesse, al doppio della banda del segnale. In particolare l’enunciato del teorema dice:
“un segnale f (t ) a banda limitata da f M può essere univocamente ricostruito dai
campioni f (n∆t ) n ∈ N presi a frequenza FS =
1
, se FS ≥ 2 f M ”.
∆t
In caso contrario assisteremmo ad un fenomeno dell’aliasing.
8
Cap1 – La conversione analogico-digitale
Fs Nyquist rate
Amplitude
a)
n= - 1
n=1
n=0
- fs
fs
Amplitude
b)
n= - 2
- 2fs
n=2
n= - 1
- fs
f [Hz]
Fs undersampled
n=1
n=0
fs /2
fs
n=2
2fs
n=3
3fs
f [Hz]
Figura 1.4 a) Spettro segnale campionato a frequenza di Nyquist
b) Spettro segnale campionato a frequenza inferiore a quella di Nyquist con sovrapposizioni spettrali
La Figura 1.4 mostra chiaramente che qualora non si rispetti il teorema di
Shannon/Nyquist le repliche vanno a sovrapporsi producendo distorsione nella banda B del
segnale.
Questo fenomeno di distorsione lineare è denominato con il termine di aliasing e
rappresenta un aspetto critico nella progettazione di un convertitore. Per evitare questo
fenomeno si filtra il segnale d’ingresso con un filtro anti-aliasing con una banda prefissata
(B). In questo modo siamo sicuri che il segnale da convertire abbia una banda B e possiamo
fissare la frequenza di campionamento FS tale da non produrre aliasing. In questo modo si
ottiene anche l’effetto di rendere immune la conversione da disturbi in alta frequenza che, a
causa del campionamento, sarebbero visibili nella banda del segnale.
Idealmente ci vorrebbe un filtro a banda passante solo sul segnale d’ingresso e banda
nulla appena fuori. Ciò non è fisicamente realizzabile, quindi si dovrà optare per un
compromesso tra una certa distorsione dovuta alla banda di transizione del filtro non nulla e
una particolare scelta per la frequenza di campionamento.
IV Quantizzazione
Il maggior vantaggio nell’impiego di un segnale digitale risiede nella sua pressoché
totale immunità al rumore, dovuta al fatto che esso è rappresentato elettricamente da soli due
valori: acceso/spento, alto/basso, ecc. Questa rappresentazione risulta molto più immune ai
disturbi elettrici di un segnale analogico i cui valori ammessi sono infiniti. Tuttavia questo
rappresenta contemporaneamente anche il limite più significativo di un sistema digitale.
9
Cap1 – La conversione analogico-digitale
In un sistema tempo-continuo, infatti, il segnale analogico può assumere un qualsiasi
valore all’interno di un certo range dinamico. Al contrario, in un sistema tempo-discreto
campionato e quantizzato un segnale può assumere solo certi valori fissi corrispondenti ai
relativi intervalli di quantizzazione. In particolare se si rappresentando i simboli con parole
binarie di lunghezza N si potranno avere al massimo in maniera non ambigua M livelli
rappresentabili secondo la relazione:
M = 2N
(1.4)
Il quantizzatore è un sistema non lineare la cui caratteristica di trasferimento è
rappresentata in Figura 1.5.
Figura 1.5 Caratteristica ingresso/uscita del quantizzatore
Nel grafico di Figura 1.5 le variabili sull’asse x ed y rappresentano rispettivamente
l’ingresso e l’uscita del quantizzatore. I punti, S1, S2, S3, ecc, sull’asse X, sono le soglie di
decisione mentre le loro rispettive distanze sono il passo di quantizzazione (Q). Se un
campione ha un ampiezza compresa tra S3 ed S4, ad esempio, l’uscita assumerà sempre il
valore 4 introducendo un errore più o meno piccolo in funzione della distanza dalla soglia di
decisione.
Il processo di quantizzazione introduce quindi un errore per tutti i segnali d’ingresso ad
eccezione di quei valori che cadono proprio sulla soglia. Questo errore viene denominato
appunto errore di quantizzazione e ha un valore massimo pari a:
e max = Q /2
10
(1.5)
Cap1 – La conversione analogico-digitale
dove Q è appunto il passo di quantizzazione. Se osserviamo ora la Figura 1.6, che
mostra l’errore di quantizzazione in funzione del segnale d’ingresso, possiamo renderci conto
che esso è periodico e a media nulla. Sotto certe ipotesi, esso può quindi essere trattato come
una variabile aleatoria sovrapposta al segnale d’ingresso.
Figura 1.6 Errore di quantizzazione
Si può, quindi, considerando la quantizzazione uniforme, trattare l’errore di
quantizzazione come fosse un rumore, rappresentabile attraverso il suo valor quadratico
medio, e valore efficace, dati rispettivamente da
v n2 =
Q
2
Q2
1
2
d
ε
ε
=
Q −∫Q
12
(1.6)
2
e
v neff = v n2 =
Q
2 3
(1.7)
V Codifica
Nell’ultima parte del processo di conversione analogico-digitale si attribuisce ad ogni
stato quantizzato una codifica, ossia un valore numerico rappresentante un intervallo di valori
digitali. La codifica è una rappresentazione simbolica, che può essere: codice binario, Gray o
complemento a due oppure una qualsiasi altra codifica che possa risultare utile per il sistema
in cui verrà collocato il convertitore.
VI Parametri fondamentali per la caratterizzazione dei convertitori.
Facciamo un rapido richiamo dei parametri fondamentali con cui si caratterizza un
convertitore A/D, qualsiasi sia la sua architettura.
11
Cap1 – La conversione analogico-digitale
1. Risoluzione
La risoluzione descrive la minima variazione del segnale di ingresso percepibile dal
convertitore A/D, affinché il codice digitale di uscita incrementi il proprio valore di una unità
logica.
Per le proprietà del sistema binario, una codifica ad N bit prevede una quantizzazione in
2N livelli. Maggiore è il numero di soglie, e quindi di bit di codifica, e migliore risulterà
l’accuratezza con cui è convertito il segnale di ingresso.
Si indica con LSB l’ampiezza minima discriminabile nel processo di quantizzazione.
Qualora il passo di campionamento fosse uniforme, il più piccolo intervallo percepibile e
codificabile risulta:
LSB =
Vref
2N −1
(1.8)
dove Vref è la dinamica del segnale d’ingresso. L’effetto dell’errore di quantizzazione è
riconducibile al comportamento di un segnale di rumore a patto che:
ƒ
Il segnale mediamente venga approssimato con uguale probabilità da tutti i livelli di
quantizzazione disponibili al sistema
ƒ
Il passo di quantizzazione definito sia costante su tutta la dinamica a disposizione
ƒ
L’errore di quantizzazione non sia correlato al segnale di ingresso
ƒ
Venga utilizzato un numero molto elevato di livelli di quantizzazione
2. Non linearità differenziale( DNL ) ed integrale ( INL )
Figura 1.7 Esempio grafico sulla funzione di trasferimento del quantizzatore di DNL ed INL
12
Cap1 – La conversione analogico-digitale
Indici di non idealità di un convertitore sono INL e DNL, definiti rispettivamente non
linearità integrale e differenziale e mostrate in Figura 1.7.
La INL è definita come la massima deviazione della caratteristica di trasferimento reale
del convertitore da quella ideale. Considerando l'i-esimo intervallo di quantizzazione:
INL =
(V
i , real
− Vi ,ideal )
Q
(1.9)
dove Vi,ideal = (Vfs/2N), i rappresenta l'i-esimo intervallo di soglia analogica e Q è l’ampiezza
dell’intervallo di quantizzazione.
Viene invece definito DNL il rapporto tra la differenza
di larghezza (espressa in
frazioni del passo di quantizzazione o least significant bit, LSB) di un "gradino" dato
dall'andamento reale del convertitore e quella ottenuta nel caso ideale. In condizioni ideali
questa differenza è nulla poichè tutti i "gradini" sono uguali tra loro e di larghezza pari a
quella ideale. Affinché la gradinata risulti sempre crescente e non vengano saltati dei livelli, è
necessario che tale differenza risulti inferiore o uguale a ½ LSB, ovvero compresa fra ±0.5
LSB. La DNL è definita come:
DNL =
VLSB ,real − VLSB ,ideal
VLSB ,ideal
(1.10)
dove VLSB,real rappresenta l'effettiva larghezza del gradino, mentre quella teoricamente
prevista è rappresentata da VLSB,ideal.
3. Offset
L’offset viene misurato ponendo a zero il segnale di ingresso, e verificando la codifica
digitale prodotta. In condizioni di offset nullo tale codifica deve corrispondere a zero, ma,
spesso, a causa di non idealità del sistema, si ottiene una codifica diversa. Esistono delle
tecniche di calibrazione (automatica e non) per la cancellazione parziale dell’offset. Inoltre un
layout accurato può limitare l’insorgere di tale fenomeno.
4. Errore di guadagno
Quando tutte le uscite di un convertitore A/D si trovano a livello 1, la tensione
d’ingresso dovrebbe risultare pari a:
Vin = Vref −
13
1
LSB
2
(1.11)
Cap1 – La conversione analogico-digitale
Se ciò non accade la differenza tra il valore d’ingresso, quando tutte le uscite del
convertitore A/D sono a livello 1, rispetto al valore teorico, dopo che è stato annullato l’errore
di offset, prende il nome di errore di guadagno.
5. Rapporto segnale-rumore
Il rapporto segnale-rumore, più comunemente definito come SNR dall’acronimo inglese
di Signal-to-Noise Ratio, rappresenta il rapporto tra l’ampiezza del segnale e quella del
massimo valore dell’errore di quantizzazione, integrata sulla banda di campionamento.
Attraverso questa definizione il calcolo del rapporto segnale-rumore risulta essere:
SNRdB = 6.02 ⋅ N + 1.76
(1.12)
La (1.12) si riferisce ad un convertitore ideale Nyquist rate con risoluzione di N bit.
È possibile inoltre, esprimere direttamente in bit la reale risoluzione del convertitore
attraverso il parametro ENOB (Effective Number ff Bits) definito come:
ENOB =
SNR − 1.76
6.02
(1.13)
In questo caso nel SNR vengono anche incluse le armoniche eventualmente prodotte dal
convertitore A/D, ottenendo così il numero effettivo di bit del convertitore stesso.
6. Spurius free dynamic range
Lo Spurious Free Dynamic Range (SFDR) indica la differenza tra la potenza associata al
tono fondamentale e quella della massima tra le armoniche presenti, normalmente espresso in
decibel.
VII Sistemi sovracampionati
Come detto in precedenza, secondo il teorema di Shannon/Nyquist, per poter ricostruire
correttamente un segnale analogico campionato basta che la frequenza di campionamento non
sia inferiore al doppio della massima frequenza presente nel segnale d’ingresso.
Nell’ipotesi ora di voler lavorare non alla frequenza di Nyquist, ma con una frequenza K
volte superiore, l’intervallo di tempo tra i singoli impulsi di campionamento risulterà K volte
più piccolo e di conseguenza la banda del convertitore risulterà K volte più grande, portandoci
alla situazione spettrale esemplificata in Figura 1.8.
14
Cap1 – La conversione analogico-digitale
PQ(f ) [dB]
campionamento alla frequenza di Nyquist F s
Sovracampionamento a
frequenza F s > F s
B
fS/2
fOS/2
freq [Hz]
Figura 1.8 Distribuzione della potenza di rumore di quantizzazione campionando a Nyquist rate e
sovracampionando
Tenendo presente che il rumore di quantizzazione è bianco e la sua potenza dipende solo
dal numero di livelli di quantizzazione, possiamo osservare come il grafico mostri l’effetto del
sovracampionamento nell’abbassare la densità spettrale di potenza di rumore nella banda del
segnale. In pratica, la potenza complessiva di rumore presente a causa della conversione
rimane invariata, ma viene distribuita su di una banda più ampia. A questo punto, attraverso
l’opportuno filtraggio della sola banda d’interesse, si ottiene un effettivo aumento del SNR (e
di conseguenza dell’ENOB) del convertitore senza aumentarne il numero di livelli d’uscita
del quantizzatore. Per un sistema di questo tipo in condizioni ideali può essere quindi scritta la
relazione:
ENOBosr = N bit + 0.5 ⋅ log 2 OSR
(1.14)
Il sovracampionamento ha però un costo in termini di prestazioni dovuto all’aumento
della frequenza di lavoro del sistema, che comporta un aumento dei consumi di corrente. In
generale si definisce OSR (over sampling ratio) il rapporto:
OSR =
Fov
F
= ov
FNyq 2Fmax
(1.15)
dove Fov è la frequenza cui si sovracampiona il segnale mentre FNyq è la frequenza di Nyquist
e Fmax è la massima frequenza del segnale.
VIII Noise shaping
Con il sovracampionamento ad ogni raddoppio della frequenza di clock il SNR del
sistema aumenta di 3dB o 1/2 bit equivalente. Di conseguenza, per ottenere un solo bit di
risoluzione in più, è necessario aumentare di ben 4 volte la frequenza di campionamento.
Questo fa sì che il solo sovracampionamento non risulti molto conveniente come tecnica per
l’incremento della risoluzione.
Il noise shaping, invece, permette, insieme al sovracampionamento, di migliorare in
modo più sostanziale il rapporto segnale rumore e quindi la risoluzione del convertitore.
15
Cap1 – La conversione analogico-digitale
Esso consiste nel modellare lo spettro del rumore di quantizzazione e, a parità di
potenza, ridurne la concentrazione all’interno della banda del segnale, spingendolo verso
frequenze più alte, che vengono successivamente filtrate. La Figura 1.9 mostra un esempio di
questa tecnica.
[dB]
band of interest
Noise
fCK/2
OVERSAMPLING
2fCK
fCK
freq [Hz]
[dB]
Noise
band of interest
NOISE SHAPING
fCK
freq
[Hz]
Figura 1.9 Spettro del rumore con il solo sovracampionamento e con noise shaping
Il noise shaping è implementato nella struttura Σ∆ che verrà spiegata di seguito partendo
dalla modulazione delta
IX Modulazione delta
L’idea che sta alla base della modulazione delta è quella di quantizzare e codificare non
i campioni del segnale, ma la variazione di livello tra un campione e il successivo.
Figura 1.10 a) Schema modulatore delta b) Ingresso ed uscita con modulazione delta
16
Cap1 – La conversione analogico-digitale
Se si sovracampiona il segnale analogico con un elevato OSR, lo scarto in termini di
livello, tra due campioni consecutivi è molto piccolo e, pertanto, esso può essere
rappresentato con due soli livelli, ossia codificato con un bit. Il modulatore delta codifica la
differenza tra i campioni temporalmente consecutivi. È, quindi, necessaria una sorta di stima
del campione successivo, per esempio sfruttando l’interpolazione lineare. Dato che la
frequenza di campionamento è decisamente superiore a quella del segnale, si può
approssimare l’andamento cercato nell’intervallo di interesse con quello della sua derivata.
Figura 1.11 Approssimazione dell'andamento del segnale tramite la sua derivata
La variazione di livello tra due campioni consecutivi si può scrivere come
x(t + Ts ) = x(t ) + ∆x(t )
(1.16)
Per ottenere la stima del campione successivo a quello relativo all’istante considerato è
sufficiente integrare gli impulsi in uscita del modulatore (linea rossa in Figura 1.10).
L’impulso in uscita al quantizzatore a due livelli all’istante t viene usato per generare la stima
del campione del segnale analogico all’istante t + Ts. Quindi, la differenza tra x(t + Ts) e x(t)
viene usata per produrre un impulso +∆δ(t* - (t + Ts)) con il quale sarà generata la stima di x
all’istante t + 2Ts. L’uscita del modulatore è un treno di impulsi di ampiezza +∆ distanti
temporalmente di una quantità pari al periodo di campionamento Ts.
Il modulatore delta presenta alcune limitazioni che riguardano il funzionamento con
certi tipi di segnali. Ad esempio, un problema che si presenta in qualunque tipo di modulatore
delta è quello noto come start-up. Si tratta della generazione di un rumore transitorio dovuto
essenzialmente alla struttura del modulatore, il quale fa uso della retroazione, che come tale
17
Cap1 – La conversione analogico-digitale
necessita di un certo tempo per raggiungere la condizione di regime. In Figura 1.12 è mostrato
il settling di un modulatore delta con ingresso costante (ts è il tempo di settling del sistema).
Figura 1.12 Settling del modulatore ∆ con ingresso costante
Dalla figura risulta evidente che fino al tempo ts-up (tempo di start-up) l’errore è
rilevante, dopo tale tempo esso si riduce al valore nominale. Sempre dalla figura si può vedere
che per t > ts-up l’uscita del modulatore è un onda quadra di frequenza pari a quella di
campionamento dotata di una componente continua pari al valore di x(t). Normalmente lo
start-up dura pochi periodi di campionamento, per questo motivo tale disturbo non è
importante per segnali di lunga durata, ma lo è per segnali impulsivi, in cui l’uscita non ha il
tempo necessario per inseguire l’ingresso con conseguente generazione di parecchio rumore.
Un altro fenomeno che si verifica nei modulatori delta è lo slope overload. Si tratta di un
fenomeno dovuto alla pendenza troppo elevata del segnale analogico d’ingresso, in relazione
a quella del segnale all’uscita dell’integratore.
Figura 1.13 Esempio di slope-overload
18
Cap1 – La conversione analogico-digitale
In Figura 1.13 il segnale all’uscita del modulatore ha una pendenza maggiore di ∆/Ts,
che rappresenta la massima pendenza del segnale digitale a valle dell’integrazione. Questo
avviene perchè il modulatore tende ad approssimare il segnale x(t) con una sequenza di
impulsi a distanza Ts e di ampiezza ∆. Se il segnale ha una pendenza molto alta risulterà
sempre un impulso alto, ossia di ampiezza +∆. Mentre per il fenomeno dello start-up non
esiste una soluzione definitiva, per lo slope-overload si può limitare il danno scegliendo
opportunamente la frequenza di campionamento e il passo del DAC.
X Modulazione sigma-delta
La modulazione che è utilizzata dal convertitore oggetto di questa tesi è descritta in
questo paragrafo e costituisce una miglioria della modulazione delta.
Dal momento che un segnale continuo d’ingresso non produce variazioni significative
all’uscita del modulatore delta, possiamo affermare che la risposta del sistema è di tipo passaalto. Se ora si sposta l’integratore di Figura 1.10a nella posizione mostrata in Figura 1.14a e si
aggiunge un blocco di derivazione sul cammino d'ingresso del segnale, si ottiene la medesima
funzione di trasferimento. La naturale evoluzione di questo sistema, mostrata in Figura 1.14b,
è quella di rimuovere il blocco di derivazione all’ingresso, ottenendo così che l’integratore
lavori, non più sul valore stimato del segnale, bensì sull’errore. In questo modo la risposta del
modulatore si trasforma da passa alto a passa basso.
Figura 1.14 (a) modello equivalente di modulatore delta b) modulatore sigma-delta
Come mostrato in Figura 1.14b la struttura è quella di un integratore (sigma Σ) pilotato
da una differenza (delta ∆) da cui nasce appunto il nome di modulazione Σ∆.
In Figura 1.15 viene quindi presentato lo schema a blocchi del modulatore sigma-delta
del I ordine.
19
Cap1 – La conversione analogico-digitale
N(s): quantization noise
integration
X(s)
+
+
1
---
Σ
s
-
+
Σ
Y(s)
Figura 1.15 Modulatore Σ∆ del I ordine con un solo integratore
L’equazione che descrive il circuito presentato in Figura 1.15 è:
1
Y ( s ) = [ X ( s ) − Y ( s )] ⋅ + N ( s )
s
(1.17)
da cui si ottiene la funzione di trasferimento per il modulatore:
Y ( s) = X ( s) ⋅
1
s
+ N (s) ⋅
s +1
s +1
(1.18)
Scomponendo ora la (1.18) in: funzione di trasferimento del segnale (STF acronimo di
Signal Transfer Function) e del rumore (NTF Noise Transfer Function) si osserva il
comportamento illustrato in Figura 1.16
1
STF = ------------ X(s)
: lowpass filter
s
- N(s)
NTF = -----------
: highpass filter
s+1
s+1
Figura 1.16 Confronto STF vs NTF del modulatore
Spostando, quindi, l’integratore prima del modulatore delta si può dire che il sistema si
comporta come un filtro passa-basso nei confronti del segnale analogico e come un filtro
passa-alto nei confronti del rumore di quantizzazione. L’attenuazione del rumore di
quantizzazione in bassa frequenza è una cosa positiva, perchè consente di ridurre la potenza
del rumore nella banda del segnale a parità di passo di quantizzazione ∆ e di frequenza di
campionamento Fs. Dal momento che la potenza complessiva del rumore rimane invariata, ma
20
Cap1 – La conversione analogico-digitale
viene concentrata maggiormente alle alte frequenze, se in fase di demodulazione non viene
eseguito un opportuno filtraggio il rumore ridiventerà bianco ritornando ad occupare anche la
banda del segnale. La demodulazione viene quindi effettuata mediante un filtro passa basso
progettato in modo da separare l’informazione utile dalle componenti di rumore in alta
frequenza, come illustrato in Figura 1.17.
Figura 1.17 Segnale e rumore in ingresso e funzioni di trasferimneto in uscita
L’introduzione dell’integratore all’ingresso del modulatore ha inoltre assicurato
un’ulteriore protezione contro il fenomeno dello slope overload, togliendo le componenti in
alta frequenza.
Alcune caratteristiche del modulatore possono anche essere interpretate in maniera
intuitiva osservando che: l’uscita dell’integratore risulta limitata a patto che il suo ingresso sia
mediamente nullo. Quindi, la sottrazione tra segnale d’ingresso ed uscita dovrà avere media
zero e di conseguenza l’uscita del DAC seguirà l’ingresso. Visto che l’uscita del DAC è un
segnale quantizzato, il tracking ingresso-uscita avviene con una precisione di ampiezza
proporzionale all’errore di quantizzazione. Inoltre, poiché la potenza di rumore dipende solo
dal numero dei livelli di quantizzazione, l’attenuazione delle componenti spettrali del rumore
in bassa frequenza dovrà essere accompagnata ad una amplificazione delle stesse in alta
frequenza in modo tale che la potenza complessiva di rumore rimanga inalterata. Il
modulatore sigma-delta modella lo spettro di rumore facendogli assumere la forma voluta. Il
modellamento del rumore di quantizzazione, detto noise shaping, si traduce in una riduzione
della densità di potenza del rumore nella banda del segnale come mostrato in Figura 1.18.
21
Cap1 – La conversione analogico-digitale
Figura 1.18 Spettro del rumore in ingresso ed in uscita al modulatore
Oltre al modellamento dello spettro di rumore, la retroazione consente di rendere il
convertitore alquanto insensibile alle variazioni di guadagno dell’integratore e questo è il
motivo per cui il convertitore sigma-delta esibisce una apprezzabile robustezza di
funzionamento.
Il sistema proposto in Figura 1.15 è in grado, grazie alla retroazione, di modellare lo
spettro del rumore con un filtraggio di tipo passa-alto del prim’ordine, come mostrato dalla
NTF. Con opportuni accorgimenti, è possibile anche realizzare modulatori di ordini superiori
che presentino uno shaping del rumore ancora più marcato rispetto a quello del prim’ordine.
XI Cenni sui modulatori di ordine superiore
Il modulatore oggetto di questo lavoro di tesi appartengono alla categoria cui si fa cenno
in questo paragrafo. L’idea fondamentale per ottenere modulatori di ordine superiore al primo
è quella di mettere in cascata più integratori nell’architettura fin ora proposta. Sul piano
teorico questo approccio porta a modulatori di ordine superiore al primo, ma i sistemi così
ottenuti risultano molto più inclini all’instabilità. Per la realizzazione pratica di questi
modulatori si applica quindi una configurazione nota nella teoria dei sistemi come polesplitting (spostamento del polo). Gli integratori successivi al primo non vengono inseriti in
cascata, ma vengono collocati in differenti anelli di retroazione, così da spostare i poli del
sistema dall’origine verso le alte frequenze, garantendo la stabilità. Un esempio di questo tipo
di architettura può essere rappresentato dal modello Σ∆ del II ordine proposto in Figura 1.19.
22
Cap1 – La conversione analogico-digitale
Figura 1.19 Modulatore del II ordine tempo discreto
Lo schema fa riferimento al modello tempo-discreto realizzato per mezzo della
trasformata Z, in cui i blocchi con l’espressione
H ( z) =
z −1
1 − z −1
(1.19)
rappresentano la funzione di trasferimento tempo discreta che realizza l’integrazione.
Utilizzando il medesimo principio si possono realizzare tutti gli ordini superiori anche se
il problema della stabilità diviene sempre più critico man mano che l’ordine di modulazione
sale.
In linea generale lo shaping del rumore di quantizzazione, per i modulatori di ordine
superiore al primo è mostrato in Figura 1.20.
[dB]
Third Order Σ∆ Modulator
Nyquist Sampler (1 bit)
Second Order Σ∆ Modulator
First Order Σ∆ Modulator
Oversampler
fB
Frequency [Hz]
FS/2
Figura 1.20 Esempio di shaping del rumore per i primi 3 ordini di modulazione
23
Capitolo 2
Modello ideale del circuito di front-end e
simulazioni in ambiente Simulink
I Introduzione
In questo capitolo si illustrerà la struttura del progetto, oggetto di questo lavoro di tesi, a
partire dal suo modello teorico. Quest’ultimo è stato realizzato nell’ambiente di simulazione
Simulink di Matlab. Si descriverà la struttura nel suo insieme, si mostreranno alcuni
accorgimenti teorici ottenuti studiando le funzioni di trasferimento dell’architettura ed infine
si presenteranno alcuni risultati ottenuti con simulazioni Simulink, tenendo conto anche di
possibili non idealità del sistema. I risultati ottenuti da questo modello, serviranno per una più
precisa progettazione a livello transistor del sistema.
II Struttura generale del sistema
Il sistema che interfaccia il microfono MEMS oggetto di questa tesi è mostrato in Figura
2.1.
Figura 2.1 Schema a blocchi del circuito di front-end
24
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
Il segnale, proporzionale alla pressione sonora, generato dal microfono viene passato ad
un pre-amplificatore (buffer-amp) a guadagno unitario, la cui peculiarità è il basso rumore. Il
blocco buffer-amp si interfaccia con il convertitore A/D realizzato con architettura sigmadelta. Quest’ultima è composta da due stadi: il primo stadio è un modulatore del
second’ordine con quantizzatore a 11 livelli, che lavora ad una frequenza di campionamento
pari a 2.048 MHz, al fine di ottenere una risoluzione non inferiore ad 86 dB nella banda audio
(questa risoluzione non può essere ottenuta con un solo bit in uscita in un modulatore del II
ordine, a meno di non utilizzare una frequenza di campionamento più elevata). Il secondo
stadio è costituito da un modulatore del quart’ordine digitale, che non prevede un ulteriore
incremento della risoluzione complessiva del convertitore, ma ha come obiettivo quello di
ridurre ad uno il numero di bit in uscita, introducendo uno shaping del quart’ordine del
rumore di quantizzazione aggiuntivo. Questa operazione è necessaria perché tipicamente gli
elaboratori DSP per i microfoni prevedono un solo bit in ingresso. Nella Tabella 2.1 e nella
Tabella 2.2 sono riassunte le principali specifiche richieste per il buffer-amp e per il
convertitore.
Tabella 2.1 Specifiche del buffer-amp
Parametro
Min
Max
Unità
0.95
0.98
V/V
Output noise
5
uVRMS
Input capacitance
0.25
pF
Bufferamp
Gain
Input resistance
1000
G Ohm
Tabella 2.2 Specifiche del convertitore ADC
Parametro Σ∆ ADC
Min
Max
Unità
Freq. response
20
20k
Hz
-90
dBFS
SFDR
SNRdB
86
Vbias
0
Fck
2.048
25
dB
3.3
V
MHz
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
III Buffer-amp
Il modello Simulink del blocco buffer-amp non è stato necessario poiché il suo
comportamento è quello di un inseguitore di tensione che, in prima approssimazione,
ripropone il segnale d’ingresso alla propria uscita. La sua funzione di trasferimento risulta
quindi unitaria e l’inserimento di un blocco a guadagno 1 sull’ingresso non avrebbe alcuna
influenza sul sistema. L’unica specifica richiesta è la linearità dell’uscita che verrà simulata
ampiamente a livello transistor. In sua vece, quindi, nello schema Simulink è stato inserito un
generatore di onda sinusoidale, che rappresenta il segnale d’ingresso al sistema così come
dovrà essere riportato dal buffer-amp, con l’aggiunta di una sorgente additiva di rumore che
simulerà le eventuali non idealità di questo dispositivo.
IV Modulatore del II ordine
Per soddisfare le specifiche di progetto si è scelta una struttura sigma-delta del II ordine
con doppio integratore rappresentata in Figura 2.2.
X
Sine Wave1
z-1
1-z-1
P
Y
z-1
1-z-1
REAL
Integrator1
REAL
Integrator
2
Gain
Algorithmic ADC-DAC1
Algorithmic ADC-DAC
Figura 2.2 Schema generale del modulatore sigma delta del II ordine
Come si può notare lo schema, pur basandosi sul concetto teorico proposto nel capitolo
precedente, è differente poiché presenta due cammini di feed-forward che vanno a sommarsi
direttamente all’uscita del secondo integratore. Uno di essi presenta anche un blocco
aggiuntivo di guadagno 2. La scelta di questo tipo di architettura permette di godere di alcuni
vantaggi, tra cui una decisa riduzione della dinamica d’uscita degli integratori. Prima di
26
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
spiegare il funzionamento di questa particolare architettura è, però, importante esporre le
motivazioni per cui è necessario ottimizzare la dinamica di funzionamento del dispositivo.
Riprendiamo la Figura 1.15 del capitolo precedente. Analizzando per ispezione il
sistema, si osserva che in generale la variazione della tensione d’uscita degli integratori
dipende dall’ampiezza del segnale d’ingresso e dal rumore di quantizzazione introdotto. Per
questo motivo la dinamica di funzionamento deve essere maggiore della tensione di
riferimento utilizzata dal ADC. La saturazione della tensione d’uscita può verificarsi in
qualsiasi dei componenti del modulatore e può essere modellizata come rumore aggiuntivo
attraverso variabili casuali dipendenti dall'ingresso con un ampiezza proporzionale alla
probabilità di saturazione di ogni singolo blocco.
Nel caso del modulatore del second’ordine, la situazione può essere definita come in
Figura 2.3.
Figura 2.3 Modulatore del secondo ordine con modello di inserzione del rumore di saturazione
Le fonti di rumore (ε1 ε2 ε3) sono tra loro non correlate e subiscono shaping diversi in
base al loro punto di inserzione all’interno dell’architettura. Studiando quindi i relativi
contributi in potenza, risulta che il blocco più critico è il primo integratore, mentre la
problematicità diminuisce dal secondo integratore in avanti.
Per ottimizzare questa situazione esistono diversi approcci come, ad esempio, ridurre il
guadagno del primo integratore aumentando contemporaneamente quello del secondo, così da
migliorare la dinamica e mantenere la STF unitaria.
Nel nostro caso invece si è optato per l’utilizzo dell’architettura feed-forward che risulta
molto efficace per l’ottimizzazione della dinamica nelle strutture multi-livello. Partendo dalla
funzione di trasferimento del modulatore del second’ordine così come presentato fin ora:
Y = X z −2 + ε q (1 − z −1 ) 2
(2.1)
ed andando a studiare l’espressione dell’uscita P del primo integratore, otteniamo
un’equazione di questo tipo:
27
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
P = X ⋅ z −1 (1 + z −1 ) + eq ⋅ z −1 (1 − z −1 )
(2.2)
Utilizzando un quantizzatore multi livello il primo termine della (2.2) risulta dominante,
poiché il contributo di eq e conseguentemente il secondo termine della (2.2) viene ridotto.
Il principio del feed-forward consiste nell’inserire cammini aggiuntivi che portano
avanti il segnale d’ingresso come nell’esempio proposto in Figura 2.4.
Figura 2.4 Esempio di modulatore del 2° ordine con cammino di feed forward
Studiando nuovamente la funzione di trasferimento del segnale (STF) di questa
struttura, si ottiene:
STF = z −2 + (1 − z −1 )
(2.3)
A differenza della (2.1), la (2.3) presenta un termine aggiuntivo (1-z-1). Ciò significa che
X passa attraverso un filtro passa alto, il quale dà luogo ad un’attenuazione nella banda del
segnale, riducendone la dinamica. Intuitivamente, è anche possibile stimare l’ampiezza
dell’uscita P. Partendo dal concetto che l’uscita del secondo integratore è limitata solo a patto
che il suo ingresso sia mediamente nullo ed in questo caso l’ingresso è composto da tre
termini, è lecito assumere:
−Y + P + X ≈ 0
(2.4)
P ≈Y − X
(2.5)
Da cui
Ora, poiché l’uscita del sistema segue l’ingresso con uno scarto nell’ordine dell’errore di
quantizzazione, è lecito ipotizzare che anche P sia dello stesso ordine di grandezza e di
conseguenza la sua ampiezza risulta decisamente piccola.
Seguendo questa linea di principio si può ora capire come l’architettura del modulatore,
mostrata in Figura 2.2, rappresenti un’ulteriore evoluzione rispetto a quelle trattate fin ora. In
essa vi sono infatti 2 cammini di feed-forward che vanno a confluire direttamente sull’uscita
28
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
del sistema. Per capire il funzionamento di questo nuovo approccio si deve analizzare la
funzione di trasferimento del modulatore:
Y = X + ε q (1 − z −1 ) 2
(2.6)
L’aggiunta dei cammini di feed-forward all’uscita del secondo integratore permette di
avere una STF priva del ritardo z-2, mentre lo shaping del secondo ordine sul rumore εq
rimane lo stesso, come dimostra la NTF che rimane uguale a quella della (2.1).
Andiamo ora ad analizzare nuovamente l’uscita del primo integratore che, come in
precedenza, convenzionalmente chiameremo P:
z −1
1 − z −1
(2.7)
P = −ε q z −1 (1 − z −1 )
(2.8)
P = (X −Y) ⋅
da cui:
Come si può notare dalla (2.8), non vi è più il contributo del segnale d’ingresso al
sistema (X). Questo significa che, non solo l’uscita dell’integratore è sicuramente nell’ordine
di grandezza dell’errore di quantizzazione come si era visto nell’esempio precedente, ma
addirittura dipende unicamente da quest’ultimo. Il primo integratore in questo caso non
rappresenta più la parte critica del sistema, poiché tutte le eventuali non idealità che dovessero
intervenire in questo blocco influirebbero su di un segnale proporzionale all’errore che verrà
poi sottoposto a noise shaping e filtrato in uscita.
In questo modo, questa architettura si presenta ancora più solida dal punto di vista della
progettazione, poiché eventuali difetti nella realizzazione o nel funzionamento degli
amplificatori operazionali andranno ad influire solo sulla NTF venendo quindi attenuati
nell’operazione di filtraggio in uscita al sistema.
V Modulatore digitale del IV ordine
Il bit-stream in uscita dal modulatore del II ordine (a 4 bit) è processato da un
modulatore Σ∆ del IV ordine digitale. Lo scopo è quello di ridurre ad un solo bit la lunghezza
di parola in uscita, senza con questo degradare le prestazioni del circuito di front-end. La
struttura di questo blocco è presentata in Figura 2.5.
29
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
Figura 2.5 Schema del IV ordine digitale
La funzione di trasferimento del modulatore è data da:
YIVord = X + ε q (1 − z −1 ) 4
(2.9)
Come si può vedere la struttura si presenta come un sistema tempo discreto ricorsivo
costituito da quattro blocchi di integrazione, sommatori ed appositi coefficienti moltiplicativi
che permettono di implementare la funzione del modulatore riportata dalla (2.9). I valori in
ingresso sono espressi in complemento a due per permettere di eseguire anche l’operazione di
differenza, mentre l’uscita è un singolo bit. La frequenza di lavoro rimane inalterata rispetto al
blocco precedente ovvero Fs=2.048MHz.
VI Simulazioni Simulink
Nella trattazione seguente si mostrerà il comportamento del sistema in simulazione
eseguita con lo strumento Simulink di Matlab.
Per prima cosa si procederà ad illustrare il comportamento del dispositivo in condizioni
ideali, in seguito verranno quindi inserite non idealità atte a modellizare un comportamento
più realistico del sistema.
30
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
[V]x10-3
[V]x10-3
[V]x10-3
0
0
0
[s]x10 -3
[s]x10 -3
[s]x10 -3
Figura 2.6 (a) ingresso (b) uscita 1°integratore (c) uscita 2° integratore
La Figura 2.6 mostra il segnale d’ingresso e le uscite del primo e del secondo
integratore. I grafici sono stati ricavati in condizioni del tutto ideali, quindi senza contributi di
rumore aggiuntivi e senza inserire parametri di funzionamento reali per gli integratori. Come
si vede, l’uscita degli integratori è effettivamente composta dal solo rumore di quantizzazione
e, quindi, rispetta la teoria precedentemente esposta. Andando ora ad eseguire un analisi
spettrale dell’uscita digitale del sistema con l’ausilio della FFT si ottengono i grafici di Figura
2.8 e Figura 2.8.
PSD of 2th-Order Σ∆ Modulator before digital modulation
0
SNR = 94.0dB
-20
Rbit = 15.33 bits
-40
PSD [dB]
-60
-80
-100
-120
-140
-160
2
10
3
10
4
10
Frequency [Hz]
5
10
Figura 2.7 Spettro d'uscita del modulatore del II ordine
31
6
10
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
PSD of the whole system
0
SNR = 93.0dB
-20
Rbit = 15.16 bits
-40
PSD [dB]
-60
-80
-100
-120
-140
-160
2
10
3
10
4
10
Frequency [Hz]
5
10
6
10
Figura 2.8 Spettro d'uscita dell'intero sistema
Il primo grafico si riferisce all’uscita del solo modulatore del II ordine, mentre il
secondo riporta lo spettro dell’intero sistema, mostrando quindi l’effetto di entrambi i
modulatori.
I risultati riportati in Figura 2.8 e Figura 2.8 confermano quanto detto fin ora. Si può
osservare un valore di risoluzione decisamente elevato già all’uscita del modulatore del II
ordine mentre, analizzando l’uscita dell’intero sistema, si vede il deciso effetto del modulatore
del IV ordine nel modellare il rumore di quantizzazione aggiuntivo dato dal troncamento
dell’ingresso ad 1 bit, senza incrementare ulteriormente l’effettiva risoluzione del sistema.
A questo punto per stabilire che caratteristiche debbano avere i blocchi che si
realizzeranno a livello transistor sono state inserite una serie di non-idealità nel modello. Per
fare questo si sono sfruttati gli appositi blocchi Simulink degli integratori che prevedono
l’impostazione di parametri caratteristici dell’amplificatore operazionale, quali tra gli altri:
prodotto banda guadagno (GBW), guadagno ad anello aperto e slew-rate. Sono inoltre state
inserite apposite fonti di rumore atte a simulare, nelle varie parti del circuito, il contributo di
ogni singolo blocco. Il sistema dopo queste ulteriori modifiche si presenta come illustrato in
Figura 2.9.
32
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
g
b
in
kT/C
g
b
Jitter
Sine Wave1
in
kT/C
Sampling Jitter
g
OpNoise
z-1
z-1
1-z-1
1-z-1
REAL
Integrator
g
g
REAL
Integrator1
OpNoise
2
kT/C
OpNoise
g
b
Gain
Jitter
in
Sampling Jitter1
6
Zero-Order
Hold2
Algorithmic ADC-DAC1
Vref
Algorithmic ADC-DAC
Gain1
In1
Out1
Gain2
ySIGMA3
To Workspace5
quart'ordine digitale
-0.5
Figura 2.9 Modello Simulink con fonti di rumore
I nuovi blocchi inseriti riguardano la sola parte di elettronica analogica poiché quella
digitale non presenta non-idealità significative. I blocchi OpNoise rappresentano il rumore
termico additivo di ognuno degli amplificatori operazionali, mentre i blocchi kT/C
considerano il rumore introdotto dai rami switched-capacitor presenti negli integratori. I
risultati ottenuti con questa nuova struttura sono stati ottenuti svolgendo la stessa analisi
spettrale fatta precedentemente. Per rispettare le specifiche di progetto le non idealità aggiunte
hanno i limiti riportati in Tabella 2.3.
Tabella 2.3 Parametri delle non-idealità del sistema
33
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
Description
Value
GBW of OPamps
4 MHz
Slew rate
5.33e6 V/s
CF firts’integrator capacitor
6 pF
Op-Amp finite gain
0.975
1st integrator noise 1 for random generator
21e-6 (Kelvin*Ω)
1st integrator noise 2 for random generator
50e-6
1st integrator noise 3 for random generator
32e-6
Temperature
300° Kelvin
PSD of 2th-Order Σ∆ Modulator before digital modulation
0
-20
SNR = 89.3dB
Rbit = 14.53 bits
-40
PSD [dB]
-60
-80
-100
-120
-140
-160
2
10
10
3
4
10
Frequency [Hz]
10
5
6
10
Figura 2.10 Spettro d'uscita del modulatore del II ordine con elementi non ideali
34
Cap2 – Modello ideale del circuito di front-end e simulazioni in ambiente simulink
PSD of the whole system
0
-20
SNR = 88.7dB
Rbit = 14.45 bits
-40
PSD [dB]
-60
-80
-100
-120
-140
-160
2
10
3
10
4
10
Frequency [Hz]
5
10
6
10
Figura 2.11 Spettro d'uscita dell'intero sistema con elementi non ideali
La Figura 2.10 e la Figura 2.11 mostrano ancora i due spettri riferiti all’uscita del
modulatore Σ∆ del secondo ordine e all’uscita del modulatore Σ∆ digitale del quart’ordine,
con valori delle non-idealità nei limiti dati dalla Tabella 2.3. Il risultato proposto va inteso
come frutto di un’ottimizzazione dei nuovi parametri inseriti. Come si vede la risoluzione è
calata di circa 4 dB, ma sostanzialmente il sistema è ancora decisamente performante. Come
dimostrato dalla tabella, il principale vantaggio della architettura feed-forward, rispetto a
quelle classiche adottate per i modulatori sigma delta, è la ridotta criticità ai parametri degli
integratori che risultano coinvolti direttamente solo nella NTF del sistema.
35
Capitolo 3
Progettazione circuitale del convertitore
I Introduzione
In questo capitolo si illustrerà il sistema realizzato a livello transistor per implementare
praticamente il modello Simulink proposto nel precedente capitolo. Per prima cosa si
presenterà la struttura nella sua interezza, elencando i vari blocchi in cui essa è stata
scomposta. Si procederà quindi alla descrizione di ogni singola unità. In particolare ci si
soffermerà sul modulatore Σ∆ del II ordine realizzato con una struttura a capacità commutate
(SC acronimo di switched-capacitor), in quanto il modulatore Σ∆ del IV ordine è stato
realizzato tramite sintesi dal verilog e, quindi, completamente con porte logiche.
II Struttura completa del sistema
Lo schema a blocchi complessivo del sistema proposto è riportato in Figura 3.1.
Figura 3.1 Schema a blocchi dell’implementazione circuitale
35
Cap3 – Progettazione circuitale del convertitore
Come si può notare sono state introdotte alcune variazioni alla struttura rispetto allo
schema di Figura 2.1, per quanto riguarda il modulatore Σ∆ del II ordine. In particolare il
blocco del II ordine risulta ora diviso in 5 sottoblocchi che svolgono ognuno una funzione
particolare:
ƒ
il primo blocco contiene i 2 integratori necessari per implementare la funzione di
trasferimento del II ordine;
ƒ
il secondo blocco è l’implementazione del sommatore che somma i segnali dei
cammini di feed-forward;
ƒ
il terzo blocco è il quantizzatore multilivello;
ƒ
il quarto blocco realizza la logica anti-bolle che elimina eventuali bolle nella parola
termometrica in uscita dal quantizzatore;
ƒ
il quinto blocco trasforma il segnale in uscita dalla logica anti-bolle in parola
digitale in complemento a 2 per lo stadio digitale successivo.
Non vi sono invece variazioni, per l’amplificatore d’ingresso e per il modulatore d’uscita
rispetto alla Figura 2.1.
Bisogna inoltre aggiungere che il sistema, a livello transistor, è stato realizzato con
strutture fully differential; tuttavia per facilitare la comprensione delle figure, nella trattazione
di questo capitolo, esse verranno proposte in forma single-ended.
III Buffer amp
Come detto in precedenza il microfono a condensatore MEMS è visto come un carico
puramente capacitivo per l’ingresso della struttura. Per questa ragione il pre-amplificatore
buffer amp dovrà avere, come richiesto dalla specifica di progetto:
ƒ
una capacità d’ingresso pari ad almeno la metà di quella del microfono;
ƒ
una resistenza d’ingresso elevata;
ƒ
una resistenza d’uscita relativamente bassa.
Per soddisfare queste esigenze si è utilizzato un transistor PMOS in configurazione drain
comune, mostrata in Figura 3.2.
36
Cap3 – Progettazione circuitale del convertitore
Figura 3.2 (a) Configurazione a drain comune con carico attivo (b) Circuito equivalente di piccolo segnale
M0 è il transitor d’ingresso, mentre M1 è lo specchio di corrente che polarizza lo stadio.
La resistenza d’ingresso risulta decisamente elevata perché è la resistenza di gate del
transistor, mentre la capacità d’ingresso risulta pari alla somma della capacità di gate e di
quelle parassite ad esso connesse. Il guadagno ad anello aperto è pari a:
Avo =
r0
r0 + 1
(3.1)
gm
dove gm è la transconduttanza del transistor, mentre r0 rappresenta la resistenza che tiene
conto dell’effetto Early. Visto che tipicamente questa resistenza è di valore elevato
(r0>>1/gm) il guadagno risulta circa unitario ed è per questa ragione che la configurazione
prende il nome di source follower. Infine la resistenza d’uscita ha un espressione data da:
ROut = r0 //
1
gm
(3.2)
Sempre utilizzando la precedente approssimazione (r0>>1/gm), si capisce che il valore della
resistenza d’uscita non è molto elevato, poiché è pari all’incirca ad 1/gm.
In Figura 3.3 è illustrato lo schematico completo del pre-amplificatore.
37
Cap3 – Progettazione circuitale del convertitore
Figura 3.3 Schematico del buffer-amp
Come si può notare esso è costituito da due stadi source follower completamente
indipendenti. Questo è stato fatto per mantenere la simmetria all’interno del sistema che è
fully-differential. Il transistor M0 è connesso al microfono MEMS, mentre M1 è polarizzato
con una tensione continua. Questo porterà l’intero sistema a lavorare con un ingresso singleended di ampiezza doppia, a parità di dinamica, rispetto ad un ingresso differenziale, come
illustrato in Figura 3.4.
Figura 3.4 confronto tra configurazione single-ended e differenziale
I transistor M2 ed M3 sono gli specchi di corrente che polarizzano i due rami della
struttura. Il motivo per cui si è scelto di non progettare un blocco che trasformasse il segnale
da single ended a differenziale, utilizzando ad esempio un amplificatore operazionale, è stato
per il fatto di non voler aggiungere altri elementi attivi che aumentassero ulteriormente il
38
Cap3 – Progettazione circuitale del convertitore
consumo di corrente del sistema. Le dimensioni dei transistor adottati sono riportati in Tabella
3.1.
Tabella 3.1 Dimensioni dei transistor del buffer amp
Transistor
W/L (µm/ µm)
M0 M1
12/0.35
M2 M3
6/5
IV Modulatore del II ordine
1.
Struttura switched-capacitor
Come accennato nel precedente paragrafo, il modulatore del II ordine è stato realizzato
con una struttura a capacità commutate. In Figura 3.5 viene mostrato il modulatore realizzato,
diviso nelle sue componenti di base (in figura la struttura è rappresentata single-ended per una
maggior chiarezza).
Figura 3.5 Schema completo del modulatore con mappa delle fasi
Per semplicità questo schema fa riferimento ad una struttura con quantizzazione a
singolo bit, dove Vfb rappresenta la tensione in uscita dal DAC che va a chiudere il feedback
del sistema. Le fasi Φ1 Φ2 mostrate in Figura 3.5 sono non-sovrapposte. Per ottenere un
corretto funzionamento del circuito, i ritardi del segnale nei vari cammini devono rispettare la
temporizzazione del modello in Matlab. Infatti, come si può notare dalla Figura 3.5, il
39
Cap3 – Progettazione circuitale del convertitore
cammino che collega direttamente l’ingresso all’uscita del sommatore non ha ritardi, poiché il
segnale raggiunge l’uscita già in fase 1. L’uscita del I integratore arriva al sommatore dopo
un colpo di clock mentre l’uscita del II integratore arriva al sommatore con 2 periodi di clock
di ritardo, proprio come avveniva nel modello Simulink descritto dalla (2.3) del precedente
capitolo.
2.
Integratore di Miller
La Figura 3.6 mostra due possibili realizzazioni dell’integratore di Miller. In particolare
in Figura 3.6a è mostrato l’integratore di Miller tempo continuo, mentre in Figura 3.6b
l’integratore di Miller a capacità commutate (SC) tempo-discreto.
L’approccio SC permette di approssimare il comportamento di una resistenza con una
capacità, a patto che questa venga commutata a velocità sufficientemente alta dagli interruttori
posti ai suoi capi.
Figura 3.6 Trasformazione a SC dell'integratore di Miller
Questo tipo di approccio garantisce migliori prestazioni, considerando che le caratteristiche
dell’integratore sono dato da
C1
, ovvero dal rapporto di due capacità e non dal prodotto RC,
C2
come nell’integratore tempo-continuo (la precisione nella realizzazione di un rapporto tra
capacità è ordini di grandezza migliore della precisione nella realizzazione di un prodotto
RC). Inoltre, agendo solo sulle fasi degli interruttori è possibile ottenere configurazioni
invertenti o non-invertenti senza modificare il nodo d’ingresso dell’amplificatore
operazionale.
Vediamo ora, in Figura 3.7, il I integratore del modulatore del II ordine.
40
Cap3 – Progettazione circuitale del convertitore
Figura 3.7 Spostamento di carica nelle varie fasi di commutazione
I valori di capacità C1 e C2 sono uguali tra loro per avere un guadagno ad anello chiuso
pari a uno come richiesto dalla funzione di trasferimento. Durante la fase 1 il valore del
segnale d’ingresso viene campionato sulla capacità C1 mentre durante la fase 2 ad esso viene
sottratto il valore di Vfb riportato dall’uscita e viene eseguita l’integrazione della carica
restante sulla capacità di feedback. Così facendo, si è eseguita la sottrazione del segnale di
feedback proveniente dal DAC, senza bisogno di ulteriori dispositivi. Il II integratore è
identico al I, come si vede dalla Figura 3.4. Esso è stato temporizzato tenendo conto dei ritardi
richiesti per il corretto funzionamento del sistema.
Come si può vedere le configurazioni come quella in Figura 3.7 invertono il segno del
segnale. Questa inversione può essere compensata sfruttando l’architettura fully-differential
del sistema. Essa permette, infatti, scambiando opportunamente i cammini invertenti e noninvertenti all’interno della struttura, di invertire ulteriormente il segnale, annullando così la
prima inversione.
3.
Sommatore
Il blocco sommatore deve sommare i segnali provenienti dai due cammini di
feedforward e quello proveniente dal II integratore. Esso è stato realizzato come un
sommatore pesato per i diversi cammini d’ingresso. Come si può vedere in Figura 3.8, due dei
cammini d’ingresso presentano una capacità uguale a quella di reazione, mentre il cammino in
arrivo dal I integratore ha una capacità doppia, al fine di realizzare la moltiplicazione per due
necessaria per realizzare correttamente la funzione di trasferimento.
41
Cap3 – Progettazione circuitale del convertitore
Figura 3.8 Spostamento di carica nei vari rami del sommatore durante le due fasi
Durante la fase 1 la carica immagazzinata precedentemente sulle capacità di ingresso
viene sommata attraverso la capacità di feedback e portata all’uscita. Durante la fase 2 il dato
viene immagazzinato nelle varie capacità d’ingresso, mentre la capacità di feedback viene
scaricata.
4.
Amplificatore operazionale
Per realizzare tutti gli amplificatori operazionali nei vari blocchi del sistema è stata
utilizzata l’architettura folded cascode, mostrata in Figura 3.9.
42
Cap3 – Progettazione circuitale del convertitore
Figura 3.9 Amplificatore operazionale folded cascode
La particolarità di questo tipo di amplificatore operazionale è la possibilità di fissare in
maniera completamente indipendente la corrente presente nei rami d’ingresso ed uscita
agendo sulla copia di transistor M3, M4 e contemporaneamente su Mb. La relazione che lega
queste correnti è
I M1 =
I Mb
;
2
IM9 = IM3 −
I Mb
2
(3.3)
Questo grado di libertà aggiuntivo consente di progettare liberamente la transconduttanza
della coppia d’ingresso e la resistenza d’uscita. L’unico vincolo critico è rappresentato dalla
tensione di polarizzazione Vb3 che deve garantire che i transistor M5 ed M6 siano in
saturazione, anche in presenza di un elevato valore positivo del segnale d’uscita e
contemporaneamente mantenere in saturazione la copia di transistor M3, M4.
43
Cap3 – Progettazione circuitale del convertitore
Poiché nel sistema considerato l’amplificatore è utilizzato in configurazione fullydifferential, i due terminali d’ingresso sono entrambi utilizzati per realizzare una retroazione
e, di conseguenza, il circuito non ha più una connessione diretta con la massa analogica come
avviene sull’ingresso non invertente in configurazione single-ended. Per fissare quindi la
tensione di modo-comune desiderata in uscita, occorre inserire un feedback di modo-comune
che, applicato sul nodo appropriato nell’amplificatore permette di fissare tale tensione.
In questo caso la reazione di modo-comune agisce sulla tensione Vcm di polarizzazione
della coppia di transistor M9, M10 alla base dello stadio d’uscita. Visto che l’intero
modulatore è tempo-discreto, anche per la reazione di modo-comune è stata realizzata una
struttura a capacità commutate. Lo schematico della reazione di modo-comune è
rappresentato in Figura 3.10.
Figura 3.10 Schema della reazione di modo-comune
La tensione Vbias è la tensione Vb1 in Figura 3.9, utilizzata per polarizzare il transistor
alla base dello stadio d’ingresso dell’amplificatore, Vcm è la tensione che pilota i transistor
alla base dello stadio d’uscita, mentre Agnd rappresenta la massa analogica voluta. Il
funzionamento è il seguente: durante la fase 1, le due capacità uguali C1 vengono caricate al
valore della tensione d’uscita dell’amplificatore operazionale. Durante la fase 2, viene
sottratta carica in funzione della tensione di massa analogica che si vuol raggiungere, in modo
da generare una tensione differenza Vcm che, pilotando lo stadio d’uscita, riporta la tensione di
modo-comune d’uscita al valore desiderato. Le due capacità C2 sono invece state inserite per
creare un cammino ad alta frequenza per la reazione di modo-comune attraverso un
accoppiamento diretto tra Vout+, Vout- e la tensione Vcm.
44
Cap3 – Progettazione circuitale del convertitore
5.
Quantizzatore a 11 livelli
Il quantizzatore, o flash ADC, è mostrato in Figura 3.11. Esso è composto da 11
comparatori fully-differential identici (in figura è mostrata la versione single-ended per
semplicità) ed un partitore resistivo che crea le 11 tensioni di soglia richieste, generando una
parola a 11 bit in codifica termometrica. Le resistenze adottate hanno un valore di 2kΩ e sono
state realizzate con Rpolyh, ossia utilizzando le resistenze che risultano avere il minimo
mismatch.
Figura 3.11 Schema del quantizzatore ad 11 livelli
La Figura 3.12 mostra lo stadio d’ingresso di ogni singolo comparatore. Anche in questo
caso la struttura mostrata è single ended per maggior chiarezza.
45
Cap3 – Progettazione circuitale del convertitore
Figura 3.12 Stadio d'ingresso e struttura SC del comparatore
L’ingresso, uguale per tutti i comparatori, viene campionato su di una capacità durante
la fase 1. In fase 2, connettendo opportunamente la capacità al relativo valore di tensione di
soglia viene effettuata la sottrazione ed attivato il latch. Essendo il latch un circuito bistabile,
se il valore di tensione al suo ingresso supera la soglia di commutazione, esso si porta al
valore logico alto, viceversa, se il segnale d’ingresso non raggiunge la soglia di
commutazione, il latch non commuta. Le soglie sono state inserite in maniera crescente nei
vari comparatori e, quindi, per un dato valore del segnale di ingresso, solo alcuni latch si
portano al valore logico alto. L’uscita così prodotta risulta complessivamente una parola
termometrica composta da 11 segnali digitali.
Ogni singolo comparatore è stato realizzato con l’architettura mostrata in Figura 3.13.
46
Cap3 – Progettazione circuitale del convertitore
Figura 3.13 Schematico del singolo comparatore
Essa è costituita da uno stadio di pre-amplificazione ed uno di latch in reazione positiva,
che quindi ha un’uscita digitale. Il segnale CK è la fase di latch del comparatore. Quando essa
è alta, i transistor P, M11 ed M12 sono spenti e l’uscita viene pilotata dalla coppia di
transistor N M5 ed M8, i quali portano la tensione d’uscita al valore Vss. Viceversa, con la
tensione CK bassa, i transistor dei rami d’uscita risultano tutti accesi ed il doppio loop
positivo fa sì che il segnale differenziale d’ingresso venga amplificato, ottenendo così la
decisione del comparatore.
Inoltre le due uscite del dispositivo, Out_p ed Out-n, sono state connesse ad un flip-flop
per mantenere il valore del dato in uscita anche durante la fase di reset del latch.
6.
Il DAC
Lo schema mostrato in Figura 3.5 faceva riferimento ad un modulatore il cui
quantizzatore era a singolo bit. Questo permetteva di utilizzare come DAC una sola capacità
47
Cap3 – Progettazione circuitale del convertitore
connessa alternativamente o a Vref+ o a Vref-. Nel caso considerato, tuttavia, il quantizzatore è
ad 11 livelli e non è, quindi, possibile usare una sola capacità. La configurazione del DAC a
12 livelli usato è mostrata in Figura 3.14.
Figura 3.14 Capacità d'ingresso del I integratore con DAC
La capacità C1 di Figura 3.7 viene scomposta in 12 condensatori in parallelo di ugual
valore. Il primo e l’ultimo sono presi singolarmente, mentre gli altri sono posti in parallelo a
coppie. Questo viene fatto affinché le due capacità agli estremi, lavorando per somma e
sottrazione di carica, possano descrivere anche gli offset di ½ LSB che sono necessari per la
corretta rappresentazione della tensione di feedback. Il parallelo a coppie delle restanti
capacità C1/12 è stato invece fatto per garantire un buon matching. La Figura 3.15 mostra la
caratteristica di trasferimento del circuito, evidenziando l’offset di ½ LSB.
48
Cap3 – Progettazione circuitale del convertitore
Figura 3.15 Funzione di trasferimento del DAC che agisce sul feedback del modulatore
Sempre facendo rifererimento alla Figura 3.14 consideriamo ora la temporizzazione.
Durante la fase 1 il segnale d’ingresso carica ognuno dei condensatori. Durante la fase 2,
invece, ogni capacità viene connessa a un valore di tensione differente, trasferendo, quindi, in
C2 una differente quantità di carica in funzione di quale interruttore è attivo. Gli interruttori,
pilotati da un’apposita logica, possono connettere a Vref+, Vref- o massa analogica ciascun
condensatore, in base al valore d’uscita del quantizzatore. Pertanto, per sovrapposizione degli
effetti, sulla capacità C2 verrà integrato il valore di tensione Vfb desiderato.
La logica di controllo è stata inserita subito dopo il convertitore termometrico-binario,
così che il segnale termometrico, convertito in parola binaria, venga associato univocamente
all’attivazione di una determinata combinazione di interruttori, i quali, a loro volta,
genereranno una delle 12 tensioni Vfb. In Figura 3.16 è mostrato lo schema della logica di
controllo.
49
Cap3 – Progettazione circuitale del convertitore
Figura 3.16 Logica di controllo del feedback
Si tratta di porte logiche che producono un solo segnale logico alto alla volta (one-hot),
in base alla decodifica fatta della parola binaria all’ingresso. Particolarmente importante è
osservare che il controllo si attiva solo se il segnale di clock CK è alto, altrimenti gli
interruttori rimangono connessi a massa analogica.
7.
Logica anti-bolle
Come detto in precedenza l’uscita del quantizzatore è costituita da un codice
termometrico. Si possono però verificare errori nella codifica come mostrato in Tabella 3.2.
Tabella 3.2 Esempio di errore a bolla
Termometrico corretto
Errore di tipo bolla
11111100000
11111011000
Per evitare questo tipo di problema, che comunemente viene denominato bolla, si è
inserita una opportuna logica, che ha la duplice funzione di eliminare eventuali bolle e
50
Cap3 – Progettazione circuitale del convertitore
contemporaneamente rendere più semplice la creazione delle parole binarie tramite il
controllo di una ROM. La sua struttura, realizzata con porte logiche, è mostrata in Figura
3.17.
Figura 3.17 Logica anti-bolle
Qui la figura mostra effettivamente il circuito fully-differential: con In_p si intende il
bit, mentre con In_n si intende il bit negato.
Il segnale termometrico in ingresso viene inserito in una serie di porte NOR
appositamente connesse in modo tale da generare un valore logico alto, su di un solo segnale
d’uscita per volta, solo in caso di presenza di una coppia di zeri consecutivi. Così facendo un
solo zero tra gli uni è ignorato dall’uscita, eliminando quindi la bolla. Attraverso questa logica
il circuito viene anche trasformato da differenziale a single-ended. Dalla logica anti-bolle esce
un segnale one-hot che comanda una ROM per la generazione della codifica binaria.
V Modulatore del IV ordine
Il modulatore del IV ordine digitale è stato realizzato tramite verilog, per poi essere
direttamente sintetizzato dagli appositi tool. La struttura di questo blocco è riportata in Figura
3.18.
51
Cap3 – Progettazione circuitale del convertitore
Figura 3.18 Schema a blocchi del modulatore del IV ordine
Come accennato nel capitolo precedente il modulatore Σ∆ del IV ordine è digitale e
necessita in ingresso di parole binarie codificate in complemento a due. Per ottenere tale
codifica, è stato realizzato un opportuno blocco digitale descritto in verilog. Il codice è
riportato in appendice insieme al codice verilog utilizzato per la descrizione del modulatore
del IV ordine.
VI Interruttori
In questo paragrafo si presenteranno i vari interruttori utilizzati in tutto il circuito. Essi
sono tutti stati realizzati con MOS complementari, come mostrato in Figura 3.19.
Figura 3.19 Interuttore CMOS
I transistor così collegati consentono di mantere sufficientemente costante la resistenza
on su tutta la dinamica del segnale di ingresso.
Nel caso in cui gli interruttori vengano collocati in prossimità di nodi ad alta impedenza,
possono verificarsi dei problemi di iniezione di carica. Per questa ragione, sono stati realizzati
anche degli interruttori con l’aggiunta di transistor dummy comandati da fasi opposte per
assorbire la carica iniettata dai transistor principali durante lo spegnimento.
52
Cap3 – Progettazione circuitale del convertitore
Figura 3.20 (a) Switch con dummy asimmetrico (b) Switch con dummy simmetrico
La Figura 3.20 mostra i due tipi di interruttore con transistor dummy, di dimensioni pari
a circa la metà dei transistor principali. La scelta tra le due tipologie è stata fatta in funzione
del punto di inserzione nel circuito. Ad esempio, in Figura 3.20a, quando il transistor M1 si
spegne, M2 si accende, formando il proprio canale, e assorbe buona parte degli elettroni
iniettati da M1 verso il nodo ad alta impedenza (In). La stessa cosa avviene in maniera
simmetrica verso In ed Out nel circuito di Figura 3.20b.
In realtà, il sistema trattato in questa tesi ha il vantaggio di lavorare con capacità
relativamente grandi e, quindi, non è eccessivamente soggetto al fenomeno dell’iniezione di
carica. L’inserimento di interruttori con transistor dummy si è, quindi, reso necessario solo nel
sommatore che presenta tre cammini connessi contemporaneamente ad un unico nodo ad alta
impedenza. In esso sono stati inseriti interruttori di entrambi i tipi visti in Figura 3.20, come
evidenziato in Figura 3.21.
Figura 3.21 Sommatore con punti di inserzione degli interruttori con dummy
53
Cap3 – Progettazione circuitale del convertitore
Gli interruttori evidenziati in blu sono stati realizzati con una sola coppia di transitor
dummy posti verso il nodo della capacità d’integrazione, mentre quelli evidenziati in rosso
hanno transistor dummy simmetrici, poiché sono posti tra due nodi ad alta impedenza.
54
Capitolo 4
Risultati di simulazione e conclusioni
I Introduzione
I questo capitolo si illustreranno i risultati ottenuti dalle simulazioni a livello transistor
in ambiente Cadence. Si procederà, innanzitutto, facendo un quadro completo delle
prestazioni dei singoli componenti del sistema quali buffer-amp, amplificatore operazionale e
comparatore. Quindi si presenteranno i risultati delle simulazioni dell’intero convertitore in
termini di linearità e SNR. Inoltre, attraverso l’utilizzo di alcune simulazioni Montecarlo e di
Corner, si è cercherà di stimare come potrebbero variare le prestazioni di ognuno dei
componenti del sistema, tenendo conto di eventuali non-idealità introdotte dal processo
d’integrazione. Infine, anche per il convertitore nel suo complesso verrà presentato il risultato
di una simulazione Montecarlo.
II Simulazioni con il buffer amp
Per il pre-amplificatore sono stati eseguiti diversi tipi di simulazioni, al fine di
verificarne le proprietà di risposta in frequenza, le caratteristiche di linearità in transitorio ed il
contributo di rumore. Presentiamo in Figura 4.1 il diagramma di Bode riferito alla
simulazione AC del solo pre-amplificatore.
55
Cap4 - Risultati di simulazione e conclusioni
Figura 4.1 Diagramma di Bode in modulo e fase del pre-amplificatore
Come si può vedere il source-follower funziona correttamente, poiché il suo guadagno,
indicato nel grafico del modulo, ha un valore costante che si attesta su 0 dB circa su di una
banda ampia circa 1.63 GHz. Ciò significa che l’uscita risulta essere ampia circa il 97.7%
dell’ingresso.
Dalla simulazione di transitorio è stato stimato, calcolando il rapporto segnale rumore
con lo strumento della FFT, il comportamento del circuito in termini di linearità, come si può
vedere in Figura 4.2.
56
Cap4 - Risultati di simulazione e conclusioni
PSD
60
40
20
0
PSD [dB]
−20
−40
−60
SNRdB = 64.2dB
−80
−100
−120
−140
−160
4
5
10
10
6
10
Frequency [Hz]
Figura 4.2 FFT dell'uscita in transitorio del preamplificatore
Infine la simulazione di rumore ha portato alla densità spettrale di rumore riportata in
Figura 4.3.
Figura 4.3 Densità spettrale di rumore del pre-amplificatore
57
Cap4 - Risultati di simulazione e conclusioni
La Tabella 4.1 (per maggior chiarezza, in Figura 4.4 si riporta nuovamente lo schema di
Figura 3.3) riporta il noise report completo di questa simulazione. L’ultima riga, evidenziata
in grassetto, presenta il valore del rumore riferito all’ingresso integrato sulla banda audio (20
Hz-20 kHz).
Figura 4.4 Schematico del buffer-amp
Tabella 4.1 Noise report completo della simulazione di rumore
Transistor
Parametro
% sul totale
M0
Fl
37.76
M1
Fl
37.76
M0
Th
8.04
M1
Th
8.04
M2
Fl
2.53
M3
Fl
2.53
M2
Th
1.65
M3
Th
1.65
Rumore integrato sulla banda 20Hz-20kHz
Rumore totale = 4.16358e-6 V
Rumore totale riferito all’ingresso = 4.29086e-6 V
La Tabella 4.1 mostra inoltre i contributi percentuali dei vari transistor al rumore
complessivo del circuito. I transistor indicati con la sigla M0 ed M1 sono quelli d’ingresso e
rappresentano gli elementi con maggior contributo al rumore. Per una semplice lettura della
tabella riportiamo qui di seguito una legenda dei parametri utilizzati:
58
Cap4 - Risultati di simulazione e conclusioni
ƒ
Fl = flicker noise (rumore legato al meccanismo di formazione e ricombinazione dei
portatori di carica. È un rumore “colorato” il cui spettro di potenza ha uno
andamento molto simile a 1/f. Il suo valore è inversamente proporzionale alla
capacità di ossido e all’area del gate).
ƒ
Th = thermal noise (rumore legato allo spostamento dei portatori di carica nel
canale dovuto all’agitazione termica. Ha uno spettro bianco. Il suo valore è
inversamente proporzionale alla transconduttanza del transistor).
Prima di passare alle simulazioni Montecarlo riassumiamo in Tabella 4.2 tutti i
principali risultati ottenuti sul pre-amplificatore, compresi i valori di resistenza, capacità
(d’ingresso ed uscita) e consumo di corrente.
Tabella 4.2 Riassunto dei risultati ottenuti sul pre-amplificatore
Parametro
Richiesto
Ottenuto
Guadagno
0.95-0.98 [V/V]
0.977 [V/V]
Rumore
5 uV RMS A-weighted
4.29 µV not weighted
Cin
< 0.25p F
30 f F
Rin
> 100 GOhm
236 TOhm
Rout
4-8 kOhm
4.463 kOhm
Corrente consumata
35.05 µA
Per dare una stima più realistica delle prestazioni di questo dispositivo, tenendo conto
dei mismatch e di eventuali errori introdotti dal processo di integrazione, si è ricorso alla
simulazione Montecarlo. Con questo termine si definiscono una serie di simulazioni, svolte in
ambiente Cadence, ottenute variando, tramite model statistiche ottenute da misure su wafer
differenti, parametri tipici della tecnologia quali ad esempio: soglia, mobilità, ecc.
59
Cap4 - Risultati di simulazione e conclusioni
(a)
(b)
(c)
Figura 4.5 Istogramma del guadagno del pre-amplificatore in simulazioni Montecarlo
svolte ad (a) -20° C (b) 27° C (c) 80° C
60
Cap4 - Risultati di simulazione e conclusioni
Come mostrato nella Figura 4.5 il pre amplificatore è stato oggetto di una serie di 100
simulazioni in AC, per tre diversi valori di temperatura. Da queste è stato ricavato un
istogramma che presenta in relazione al numero di simulazioni (asse y) il valore di guadagno
ottenuto (asse x). Ognuna delle figure mostra inoltre il valor medio del guadagno e la
deviazione standard (sd) dello stesso. Come si può notare, il guadagno del pre-amplificatore
varia molto poco nelle diverse condizioni di simulazione, non uscendo mai dalla specifica di
progetto, come confermato dalla deviazione standard dei 3 grafici che si attesta a circa 41e-3
dB.
III Simulazioni dell’amplificatore operazionale
L’amplificatore operazionale, utilizzato per realizzare sia gli integratori, sia il
sommatore, è stato sottoposto a simulazioni in AC per calcolarne guadagno, banda e margine
di fase, nonché a simulazioni di transitorio, per verificarne il comportamento nel dominio del
tempo.
La Figura 4.6 mostra il diagramma di Bode del modulo dell’uscita differenziale
dell’amplificatore, ottenuto con una simulazione AC in configurazione ad anello aperto.
Dc Gain = 65.21
Bw = 61.2 MHz
CL = 1 pF
Figura 4.6 Diagramma di Bode del modulo dell'amplificatore operazionale con architettura folded
cascode
Esso indica che l’amplificatore operazionale raggiunge un guadagno ad anello aperto
pari a circa 65 dB ed una banda di 61 MHz. Poiché esso, quando impiegato negli integratori,
61
Cap4 - Risultati di simulazione e conclusioni
verrà chiuso in retroazione negativa con guadagno unitario ne è stato verificato il margine di
fase a 0 dB di guadagno come mostrato in Figura 4.7.
Bw = 61 MHz
Fase = -95.25°
Margine = 84.75
Figura 4.7 Diagramma di Bode della fase dell'OPA con architettura folded cascode
Il marker A, posto sulla frequenza di guadagno unitario del dispositivo, indica che lo
sfasamento in quel punto è pari a -95.25 gradi. Il margine di fase è, quindi, pari ad 84.75
gradi. Poiché di norma si richiede un margine di fase maggiore o uguale a 45 gradi, possiamo
affermare che questo amplificatore operazionale risulta adeguatamente stabile.
Per verificare quindi che l’amplificatore operazionale realizzato fosse in grado di
caricare correttamente le capacità ad esso connesse con la precisione voluta, è stato riportato
in Figura 4.8 un esempio di simulazione di settling
convertitore.
62
ottenuta in transitorio sull’intero
Cap4 - Risultati di simulazione e conclusioni
Figura 4.8 Settling dell'uscita del I integratore
Come si può vedere nel punto indicato dal marker A la carica della capacità è stata
completata nel tempo disponibile ed il dato si presenta stabile prima del colpo di clock
successivo.
Infine, presentiamo in Figura 4.9 gli istogrammi relativi al guadagno ottenuti dalle
simulazioni Montecarlo.
63
Cap4 - Risultati di simulazione e conclusioni
(a)
(b)
(c)
Figura 4.9 Istogramma del guadagno dell’amplificatore operazionale in simulazioni Montecarlo
svolte ad (a) -20° C (b) 27° C (c) 80° C
64
Cap4 - Risultati di simulazione e conclusioni
Come si può notare il guadagno presenta una deviazione standard maggiore di quella del
pre-amplificatore, vista la maggior complessità circuitale ed il guadagno elevato. Tuttavia su
un totale di 100 simulazioni, una deviazione standard di circa 2.2 dB è un dato soddisfacente,
confrontato con i limiti di Tabella 2.3 dei vari blocchi Simulink.
Per completezza sono state anche eseguite alcune simulazioni sul dispositivo in vari
corner di processo e di temperatura, per verificare quanto variasse il guadagno
dell’amplificatore. I risultati sono riportati in Tabella 4.3 e, come si può osservare, la
variazione standard sale a 2.46 dB in queste condizioni.
Tabella 4.3 Riassunto delle simulazioni dei vari corners
Corners
Model
Model
Model
Temperatura
Vdd
Guadagno
transistor
resistenze
capacità
[C]
[V]
Corner 1
Wp
Wp
Wp
80°
3.0
58.88
Corner 2
Wp
Wp
Wp
0°
3.6
59.95
Corner 3
Wp
Wp
Wp
80
3.3
59.35
Corner 4
Ws
Ws
Ws
80
3.0
64.24
Corner 5
Ws
Ws
Ws
0
3.6
65.54
Per una semplice lettura della tabella riportiamo qui di seguito la legenda dei termini
utilizzati:
ƒ
Ws = worst speed (le model dei transistor hanno una soglia più alta del caso
nominale, le capacità parassite sono maggiori, le resistenze hanno valore più elevato,
ovvero si simula un processo di fabbricazione in cui tutte le caratteristiche del
circuito sono tali da rallentarne la risposta in termini di velocità).
ƒ
Wp = worst power (le model dei transistor hanno una soglia più bassa del caso
nominale, le capacità parassite sono minori, le resistenze hanno valore più basso,
ovvero le caratteristiche circuitali sono tali da peggiorare il consumo di potenza).
IV Simulazioni del comparatore
Sul comparatore sono state eseguite simulazioni di transitorio con una rampa come
segnale d’ingresso. In questo modo si è potuto verificare l’istante di commutazione del latch
ed il suo ritardo di commutazione rispetto al fronte di salita del clock. In Figura 4.10
65
Cap4 - Risultati di simulazione e conclusioni
presentiamo il risultato di una simulazione di questo tipo con una rampa molto lenta
all’ingresso (400 µV / 1 µs). La rampa si incrementa di 189 µV ogni colpo di clock.
Figura 4.10 Dettaglio della commutazione del comparatore
La figura mette in evidenza l’istante di commutazione del clock (marker A) e l’istante in
cui il latch cambia stato (marker B). Come si può vedere il ritardo tra i due fronti è molto
piccolo, circa 2 ns. Il comparatore è molto veloce in relazione al periodo di clock che è di
488.28 ns e quindi non causerà glicth nella codifica del DAC.
Inoltre, per verificare l’efficacia del circuito anche in situazioni più critiche, sono state
eseguite anche sul comparatore una serie di simulazioni nei vari corner di processo,
temperatura ed alimentazione. Le impostazioni di queste simulazioni sono riportate in Tabella
4.4, interpretabile attraverso la stessa legenda proposta nel paragrafo precedente.
66
Cap4 - Risultati di simulazione e conclusioni
Tabella 4.4 Simulazioni del comparatore nei vari corner
Corners
Model
Model
Model
Temperatura
Vdd
transistor
resistenze
capacità
Corner 1
Wp
Wp
Wp
80°
3.0
Corner 2
Wp
Wp
Wp
0°
3.6
Corner 3
Wp
Wp
Wp
80°
3.3
Corner 4
Wp
Wp
Wp
27°
3.3
Corner 5
Ws
Ws
Ws
80°
3.0
Corner 6
Ws
Ws
Ws
0°
3.6
Corner 7
Ws
Ws
Ws
80°
3.3
Corner 8
Ws
Ws
Ws
27°
3.3
Come si può vedere dalla Tabella 4.4, in questo caso sono stati considerati più corner,
poiché si è voluto verificare che l’istante di commutazione del latch non variasse
eccessivamente anche nel caso in cui l’alimentazione subisse una variazione pari a ±10%
rispetto al valore nominale.
Figura 4.11 Commutazione del comparatore nei vari corner di simulazione
La Figura 4.11 mostra l’istante di commutazione del comparatore per ognuna delle
simulazioni elencate in Tabella 4.4. Sono stati collocati 2 markers sui fronti maggiormente
distanti, in maniera da stimare il massimo errore di commutazione del comparatore. La
differenza tra le posizioni dei markers è di 12.69 us, pari a 26 colpi di clock. In questo
67
Cap4 - Risultati di simulazione e conclusioni
intervallo di tempo il segnale d’ingresso a rampa utilizzato per la simulazione varia di circa 5
mV. Il LSB nel quantizzatore a 11 livelli implementato nel convertitore è pari a 33 mV.
Quindi possiamo affermare che il comparatore, nelle condizioni più critiche, ha una risposta
diversa rispetto al caso nominale, ma riesce comunque a non saltare nessuna codifica di
conversione. È da tenere in conto che le capacità e gli interrutori connessi all’ingresso del
comparatore sono soggetti a mismatch.
Pertanto, anche per questo dispositivo, sono state svolte una serie di 50 simulazioni
Montecarlo per valutare quanto variasse l’istante di commutazione a causa di mismatch ed
errori di processo, lasciando le condizioni di temperatura ed alimentazione invariate.
Figura 4.12 Istogramma della variazione dell'istante di commutazione in simulazione
Montecarlo a 27° centigradi
La Figura 4.12 riporta l’istogramma con la variazione dell’istante di decisione del
comparatore a temperatura ambiente. Anche in questo caso le irregolarità di processo e gli
eventuali mismatch simulati hanno portato solo ad una piccola variazione dell’istante
commutazione, come dimostrato dalla deviazione standard pari 1.38 us, ovvero di 0.4 mV.
V Simulazioni dell’intero sistema
Dopo aver verificato il corretto funzionamento di tutte le componenti basilari del
sistema si presentano ora i risultati di simulazione in transitorio dell’intero dispositivo, per
verificarne la linearità e le prestazioni in termini di rapporto segnale rumore.
68
Cap4 - Risultati di simulazione e conclusioni
Per prima cosa mostriamo, come era stato fatto in Figura 2.6 per il modello Simulink,
l’andamento della tensione di ingresso del sistema (Figura 4.13c) e dell’uscita del I (Figura
4.13b) e del II integratore (Figura 4.13a) del modulatore Σ∆ del second’ordine.
uscita II int.
(a)
uscita I int.
(b)
uscita buffer-amp
(c)
Figura 4.13 Grafico della simulazione in transitorio delle uscite di: (a) II integratore
(b) I integratore (c) buffer-amp
Le uscite del I e del II integratore, come si può osservare, risultano composte quasi
unicamente da rumore, come era stato previsto dalla teoria per un architettura feed-forward di
questo tipo.
69
Cap4 - Risultati di simulazione e conclusioni
Figura 4.14 Confronto tra i grafici in transitorio dei tre cammini di feedforward del modulatore Σ∆ del II
ordine
La Figura 4.14 mostra i tre grafici di Figura 4.13 sovrapposti. Si può notare come la
dinamica delle uscite dei due integratori risulti limitata.
Andiamo ora ad analizzare, con l’ausilio della FFT calcolata in ambiente Matlab, lo
spettro dell’uscita del sistema per valutarne il SNR.
70
Cap4 - Risultati di simulazione e conclusioni
PSD del modulatore Sigma-Delta del II ordine prima della modulazione digitale
40
20
0
−20
PSD [dB]
−40
−60
SNRdB = 90.2dB
Rbit = 14.69 bits
−80
−100
−120
−140
−160
10
4
10
5
Frequency [Hz]
PSD dell’intero sistema
40
20
0
PSD [dB]
−20
−40
−60
SNRdB = 89.1dB
Rbit = 14.51 bits
−80
−100
−120
−140
−160
10
4
10
Frequency [Hz]
5
10
6
Figura 4.15 (a) Spettro d’uscita del modulatore Σ∆ del II ordine (b) Spettro d’uscita dell’intero sistema
71
Cap4 - Risultati di simulazione e conclusioni
Gli spettri sono stati ricavati utilizzando 1024 punti di simulazione. La Figura 4.15
mostra lo spettro d’uscita del solo modulatore Σ∆ del II ordine (curva in rosso) e lo spettro
dell’intero sistema (curva in blu).
Come si può osservare dal valore SNRdB presentato su entrambi i grafici, il sistema
rientra nella specifica di progetto che richiedeva un SNR pari ad almeno 86 dB. Il codice
Matlab utilizzato per eseguire il calcolo del SNR ed ottenere tali risultati è riportato in
appendice.
Vediamo ora i risultati della simulazione Montecarlo eseguita sull’intero sistema ed
impostata per verificare sia gli errori dovuti ai mismatch sia quelli dovuti al processo
d’integrazione. Poiché questo modulatore Σ∆ ha il massimo picco del rapporto segnalerumore a -1.2 dBFS queste simulazioni sono state effettuate con un segnale d’ingresso pari a -6
dBFS, in modo da lavorare in condizioni ottimali anche in presenza di mismatch. In questo
modo ci si è assicurati che le non idealità introdotte dalla simulazione Montecarlo non
portassero ad eccedere il valore massimo dell’uscita, causando così valori inesatti del SNR.
L’ampiezza del segnale d’ingresso utilizzato è pari a Vref/2 mentre il valore nominale del
rapporto segnale/rumore atteso in queste condizioni è pari a circa 80 dB.
Istogramma delle simulazioni Montecarlo sull’intero sistema
4
Mean = 81.9 dB
Std = 2.73 dB
N = 14
3.5
3
Num.Simulazioni
2.5
2
1.5
1
0.5
0
76
77
78
79
80
81
82
Risoluzione [dB]
83
84
85
Figura 4.16 istogramma del SNR del sistema da simulazione Montecarlo
72
86
Cap4 - Risultati di simulazione e conclusioni
Il grafico di Figura 4.16 mostra l’istogramma ricavato dal calcolo del rapporto
segnale/rumore eseguito su ognuna delle simulazioni Montecarlo alla temperatura ambientale
di 27° C. Il campione è basato su sole 14 simulazioni poiché, vista la maggior complessità
circuitale, i tempi per eseguire un numero maggiore di simulazioni sarebbero stati eccessivi.
Come si può vedere dai valori riportati in Figura 4.16 il sistema ha un valor medio di
SNR che si attesta intorno ad 81 dB, perfettamente in linea con quanto atteso. La deviazione
standard ha un valore pari a 2.73 dB e quindi possiamo affermare che con molta probabilità
questo sistema, integrato su silicio, avrà un funzionamento corretto a meno di una variazione
di risoluzione pari a circa ±3 dB.
VI Conclusioni
L’obbiettivo di questo lavoro di tesi era la realizzazione di un’interfaccia in tecnologia
CMOS per un microfono MEMS che contenesse un pre-amplificatore ed un convertitore A/D.
L’obiettivo è stato raggiunto per mezzo di un convertitore realizzato con una coppia di
modulatori Σ∆ del II e del IV ordine. In Tabella 4.5 riassumiamo le principali caratteristiche
del sistema realizzato.
Tabella 4.5 Riassunto delle caratteristiche del sistema realizzato
Parametro
Valore
Buffer-amp.
Guadagno
0.97
Ampiezza di banda (-3 dB)
1.7 GHz
Rumore riferito all’ingresso
4.29 µV
Sigma Delta ADC
SNR
89.1 dB
Banda di segnale
20 Hz-20 kHz
FOM
0.84 pJ/conv
Frequenza di clock
2.048 MHz
Full System
Tensione di alimentazione
3.3 V
Consumo di corrente
236 µA
Consumo di potenza
778.8 µW
73
Cap4 - Risultati di simulazione e conclusioni
Per maggior completezza riportiamo anche la Tabella 4.6 che riassume tutti i contributi
delle varie componeti del sistema al consumo di potenza del dispositivo.
Tabella 4.6 Dettaglio dei consumi di corrente nel sistema
Blocco
Consumo di corrente
Buffer-Amp
35.05 µA
I & II Integratore
88.38 µA
Sommatore
44.19 µA
Flash ADC
57.35 µA
Porte logiche
10.15 µA
74
Appendice
A.1- Codice Verilog del convertitore
one hot/binario complemento a due
// Verilog HDL for "mic_preamp", "TERM_COMP" "functional"
module TERM_COMP_bubble (ph1,Bn,RESET, Bit, Bit_s);
input ph1, RESET;
input [11:0] Bn;
output [3:0] Bit;
output [3:0] Bit_s;
reg [3:0] Bit_s;
reg [3:0] Bit;
/////////////////////////////////////////
///// combinational
always @(Bn)
casex ({Bn})
12'b1000_0000_0000:
begin
Bit<=4'b0101;
end
12'b0100_0000_0000:
begin
Bit<=4'b0100;
end
12'b0010_0000_0000:
begin
Bit<=4'b0011;
end
12'b0001_0000_0000:
begin
Bit<=4'b0010;
end
12'b000_01000_0000:
begin
Bit<=4'b0001;
end
12'b000_00100_0000:
begin
Bit<=4'b0000;
end
12'b0000_0010_0000:
begin
Bit<=4'b1111;
end
12'b0000_0001_0000:
begin
Bit<=4'b1110;
end
75
Appendice
12'b0000_0000_1000:
begin
Bit<=4'b1101;
end
12'b0000_0000_0100:
begin
Bit<=4'b1100;
end
12'b0000_0000_0010:
begin
Bit<=4'b1011;
end
12'b0000_0000_0001:
begin
Bit<=4'b1010;
end
default:
begin
Bit<=4'b0000;
end
endcase
/////////////////////////////////////////
////// SEQUENTIAL
always @(posedge(ph1) or posedge(RESET))
begin
if (RESET)
begin
Bit_s <= 0;
end
else
begin
Bit_s <= Bit;
end
end
endmodule
A.2- Codice Verilog del Modulatore
Σ∆ del IV ordine
// Verilog HDL for "MISARC", "SIGMA_DELTA" "functional"
module SIGMA_DELTA9
(T,CLK,OUT,RESET);//,OF_1,OF_2,OF_3,OF_4,OF_5
output OUT; // ,OF_1,OF_2,OF_3,OF_4,OF_5
input CLK;
input RESET;
input [3:0] T;
76
Appendice
reg
reg
reg
reg
reg
reg
[6:0] X1;// 10
[9:0] X2;// 11
[14:0] X3;// 15
[15:0] X4; // 16
[5:0] X5;// 17
OUT; // ,OF_1,OF_2,OF_3,OF_4,OF_5
always @ (posedge(CLK) or posedge (RESET))
if (RESET) begin
X1<=0;
//
OF_1<=0;
end
else begin
//
OF_1<=X1[6]^X1[5];
X1
<=({T[3],T[3],T[3],T})+({~X5[5],~X5[5],~X5[5],X5[5],~X5[5],~X5
[5],1'b1})+X1;
end
always @ (posedge(CLK) or posedge (RESET))
if (RESET) begin
//
X2<=0;
OF_2<=0;
end
else begin
//
OF_2<=X2[9]^X2[8];
X2
<=({T[3],T[3],T[3],T,3'D0})+({~X5[5],~X5[5],~X5[5],X5[5],~X5[5
],~X5[5],1'b1,3'D0})+{X1[6],X1[6],X1[6],X1}+X2;
///T>>4X5[5],X5[5],X5[5],~X5[5],~X5[5],1'b1>>4+X1+X2;
end
always @ (posedge(CLK) or posedge (RESET))
if (RESET) begin
//
X3<=0;
OF_3<=0;
end
else begin
//
OF_3<=X3[14]^X3[13];
77
Appendice
X3<=({T[3],T[3],T[3],T,8'D0})+({T[3],T[3],T[3],T[3],T,7'D0})+{
X2[9],X2[9],X2,3'b0}+({~X5[5],~X5[5],~X5[5],X5[5],~X5[5],~X5[5
],1'b1,8'D0})+({~X5[5],~X5[5],~X5[5],~X5[5],X5[5],~X5[5],~X5[5
],1'b1,7'D0})+X3+(~{X4[15],X4[15],X4[15],X4[15],X4[15],X4[15],
X4[15],X4[15],X4[15],X4[15],X4[15:9]}+1); //({X4[3],X4[3],X4[3],X4[3],X4[3],X4[3],X4[3],X4[3],X4[3],X4[3:2
]})
end
always @ (posedge(CLK) or posedge (RESET))
if (RESET) begin
//
X4<=0;
OF_4<=0;
end
else begin
//
OF_4<=X4[15]^X4[14];
X4<=({T[3],T[3],T[3],T,9'D0})+({T[3],T[3],T[3],T[3],T,8'D0})+{
X3[14],X3}+({~X5[5],~X5[5],~X5[5],X5[5],~X5[5],~X5[5],1'b1,9'D
0})+({~X5[5],~X5[5],~X5[5],~X5[5],X5[5],~X5[5],~X5[5],1'b1,8'D
0})+X4;
end
always @ (negedge(CLK) or posedge (RESET))
if (RESET) begin
X5<=6'b000000;
//
OF_5<=0;
OUT<=0;
end
else begin
//
OF_5<=X5[5]^X5[4];
X5 <=X4[15:10]+({T[3],T[3],T});
OUT <=X5[5];
end
endmodule
A.3 Codice Matlab per il calcolo del SNR
function [snrdB,ptotdB,psigdB,pnoisedB] =
calcSNR(vout,f,fB,w,N)
% SNR calculation in the time domain (P. Malcovati, S.
Brigati)
78
Appendice
% function [snrdB,ptotdB,psigdB,pnoisedB] =
calcSNR(vout,f,fB,w,N)
% vout: Sigma-Delta bit-stream taken at the modulator output
% f:
Normalized signal frequency (fs -> 1)
% fB:
Base-band frequency bins
% w: windowing vector
% N:
samples number
%
% snrdB:
SNR in dB
% ptotdB:
Bit-stream power spectral density (vector)
% psigdB:
Extracted signal power spectral density (vector)
% pnoisedB: Noise power spectral density (vector)
%
fB=ceil(fB);
signal=(N/sum(w))*sinusx(vout(1:N).*w,f,N); % Extracts
sinusoidal signal
noise=vout(1:N)-signal;
% Extracts noise
components
stot=((abs(fft((vout(1:N).*w)'))).^2);
% Bit-stream PSD
ssignal=(abs(fft((signal(1:N).*w)'))).^2;
% Signal PSD
snoise=(abs(fft((noise(1:N).*w)'))).^2;
% Noise PSD
pwsignal=sum(ssignal(1:fB));
% Signal power
pwnoise=sum(snoise(1:fB));
% Noise power
snr=pwsignal/pwnoise;
snrdB=dbp(snr);
norm=sum(stot)/sum(vout(1:N).^2)*N;
% PSD normalization
if nargout > 1
ptot=stot/norm;
ptotdB=dbp(ptot);
end
if nargout > 2
psig=ssignal/norm;
psigdB=dbp(psig);
end
if nargout > 3
pnoise=snoise/norm;
pnoisedB=dbp(pnoise);
end
A.4 Codice Matlab per l’acquisizione dei dati
e per il plot dei grafici proposti.
%clear
load matlab.mat
yy1=spettro(1:1025);%yy1=(yy1/7.5);
yy1=yy1-mean(yy1);
79
Appendice
%
**************************************************************
****
% Global variables
%
**************************************************************
****
R=1;
in_lvl = 0;
%input in dB
Fs=2048e3; %400e06;
%Fs=1/16.5e-9;
% Oversampling frequency
bw=Fs/R;
Ts=1/Fs;
%N=1024*4;
% Samples number
N=length(yy1);
%Vref=1;
Tstop=Ts*(N+300);
%nper=N/3+2;
%Fin=11.1328125e06;
%Fin=198.828125e06;
Fin=5.78125e3;%99.4140625e06;
Ntransient=1;
%
**************************************************************
****
%
Calculates SNR and PSD of the bit-stream and of the signal
%
**************************************************************
****
w=hann(N); % windowing function
%f=Fin;
f=Fin/Fs;% Normalized signal frequency
%fB=(round((bw/Fs)))/2;
fB=round(N*(bw/Fs));
% Base-band frequency bins
[snrdB,ptotdB,psigdB,pnoisedB]=calcSNR(yy1(1:N),f,fB,w',N);
Rbit=(snrdB-1.76)/6.02; % Equivalent resolution in bits
%
**************************************************************
****
% Graphic Output
%
**************************************************************
****
figure(1);
plot(linspace(0,Fs/2,N/2), ptotdB(1:N/2), 'r');
grid on;
title('PSD')
xlabel('Frequency [Hz]')
ylabel('PSD [dB]')
axis([0 Fs/2 -160 60]);
80
Appendice
s1=sprintf('
fBL=%1.3f,
fBH=%1.3f,', fBL, fBH);
s2=sprintf('
In_level=%1.3f,
SNR(dB)=%1.3f,
Rbit=%1.3f', in_lvl, snrdB, Rbit);
s2=sprintf('
Rbit=%1.3f', Rbit);
disp(s2)
81
Bibliografia
ƒ
Adel S.Sedra, Kennet C.Smith “Circuiti per la microelettronica”
ƒ
Franco Maloberti “Analog design for CMOS-VLSI system”
ƒ
Franco Maloberti “Data Converters”
ƒ
B.B.Bauer “A century of microphones”
ƒ
Karen W.Marcus, Kaigham J.Gabriel “MEMS: the systems function revolution”
82
A conclusione di questo lavoro di tesi è mio desiderio ringraziare il prof. Piero Malcovati
per la disponibilità e per avermi dato la possibilità di svolgere questo interessante progetto.
Vorrei inoltre rivolgere un ringraziamento particolare all’ Ing. Luca Picolli ed ai membri
del Laboratorio di Microsistemi Integrati per l’aiuto e per l’enorme disponibilità che mi hanno
dato durante tutto questo periodo di lavoro.