UNIVERSITÀ DEGLI STUDI DI PAVIA
FACOLTÀ DI INGEGNERIA
CORSO DI LAUREA IN INGEGNERIA ELETTRONICA E DELLE
TELECOMUNICAZIONI
Analisi comparativa delle prestazioni dei principali
simulatori Fast-SPICE
Candidato:
Relatore universitario:
Vitaliano Curto
Prof.ssa Ing. Carla Vacchi
Relatori aziendali:
Ing. Angelo Contini
Dott. Ing. Fabrizio Sacchi
Anno Accademico 2005-2006
I tools Fast-SPICE utilizzati
Scopo dell’elaborato
Canale R/W di un hard disk in CMOS090
Visualizzatore di forme d’onda
Simulatore
Output
.cou, .wdb, .out
Input
.cir
D
1
A
Curto Vitaliano
Sommario
Argomenti trattati nell’elaborato
I simulatori SPICE, Fast-SPICE e le top-level simulation
I tools Fast-SPICE utilizzati
Descrizione del test-case e delle esecuzioni dei tools
Risultati e conclusioni
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Curto Vitaliano
I simulatori SPICE, Fast-SPICE e le top-level simulation
Realizzazione di un sistema in un’unica
struttura integrata
Vantaggi
Riduzione delle dimensioni dell’intero sistema
Velocità
Riduzione degli elementi parassiti
Potenza dissipata
Aumento dell’affidabilità
Protezione della riservatezza del progetto
Progettazione gerarchica
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Curto Vitaliano
I simulatori SPICE, Fast-SPICE e le top-level simulation
Progettazione gerarchica
Approccio meet-in-the-middle
Riuso
Dettaglio
e controllo
Top-Down
Bottom-Up
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Curto Vitaliano
I simulatori SPICE, Fast-SPICE e le top-level simulation
Le simulazioni a diversi livelli di astrazione
In ciascun dominio di rappresentazione (comportamentale, strutturale e fisico) il
sistema circuitale può essere descritto con differenti gradi di dettaglio chiamati livelli
di astrazione
Verifica in sistemi mixed-signal con una simulazione top-level
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Curto Vitaliano
I simulatori SPICE, Fast-SPICE e le top-level simulation
I simulatori Fast-SPICE
Signal
Netlist
Fast Traditional
FastSPICE Netlist
Analyses
Simulators SPICE
SPICE
Signal
Analyses
ADMSpartizionano il circuito a diversiVelocità
I tools Fast-SPICE
livelli di(Top-Down)
astrazione e lo simulano con
Advanced
algoritmi basati
sul tempo o su eventi, ovvero si simula a livello più basso solo le parti di
Design
Mixed
sistema che risultano più critiche (notoriamente laPrecisione
sezione analogica),
mentre il resto a
(Bottom-Up)
Signal
livello più alto
6
Curto Vitaliano
I tools Fast-SPICE utilizzati
HSIM®
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Curto Vitaliano
I tools Fast-SPICE utilizzati
Nanosim®
Hierarchical Reduction Algoritm
• Partizionamento
intelligente
(divide et impera)
• Simulazioni nel tempo e sugli
eventi (quando c’è un evento in
ingresso, si valuta l’uscita)
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Curto Vitaliano
I tools Fast-SPICE utilizzati
Eldo-Mach®
• Calibrazione automatica o manuale (tramite
il comando machcal) della tecnologia dei
modelli, che genera un elenco dei dispositivi
che verrà usato nella simulazione
• One-Step-Relaxation
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Curto Vitaliano
I tools Fast-SPICE utilizzati
ABCD*
*Ancora in fase di beta-testing presso STMicroelectronics e rinominato con un nome virtuale, per ragioni di riservatezza
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Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
Descrizione del progetto
Technology node
90nm
Core Voltage
1.0V/1.2V
I/O Voltage
2.5V/3.3V
Gate Oxide (Core)
1.6nm/2.2nm
Gate Oxide (I/O, analog)
5.0nm/6.5nm
Physical Gate
65nm
Interconnect
Cu
ILD
k=3
Number of Metal layers
Metal pitch
6 to 9
0.28
Gate density (k/mm)
11
430 (hi density)
350 (hi speed)
Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
• BIAS: fornisce le correnti per l’Analog Front End
• TEST: seleziona i test point della parte analogica del canale
• DTA: è un PLL che interrompe l’ADC durante la lettura di un settore dati e serializza i dati stessi, in
fase di scrittura
• TA: filtro passa-alto del canale di lettura
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Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
Caratteristiche tecniche dell’Analog Front-End
Tecnologia CMOS090GP con MOS GO1 ad ossido sottile di tipo HVT e SVT (high threshold e
standard threshold) per parti digitali dei sintetizzatori di frequenza, ADC ed interfacce. Il resto del
front-end utilizza MOS GO2 ad ossido spesso (50Å)
Power supply analogica fornita da regolatore esterno (2.5V+/-10%)
Power supply digitale fornita da regolatore esterno (1.0+/-10% per data rate fino a 1.5GS/s, 1.2V
+10/-5% per data rate fino a 1.7GS/s)
Temperature di funzionamento 0°C/125°C
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Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
Procedura seguita nell’effettuare le simulazioni
File
di test messi
aper
disposizione
Grandezze
di test
i tools
• Simulazioni
eseguite
nel tempodaallo startup
• Tempo di startup= 3.2 ms
alcuni milioni di cicli del segnale di clock
I(vv10AA)
netlist
I(vv10_dig), I(vv10b), V(v10_dig)
I(vv10AD)
top_rtfe_dt_backward_euler_2.cir: file d’ingresso per ciascuno dei
V(v25a),
simulatori V(v25b),
fast-SPICE
V(v25c),
opportunamente
I(vv25a), I(vv25b),
modificatoI(vv25c)
di volta in volta che
V(vwrd),
sarà acquisito
I(vvwrd)
dagli stessi
V(v25c_ckr_p)
V(vdac_awk),
typical.inc: file V(vga_awk),
delle librerie V(wrd_drv_awk)
extraction_power_up_1.inc
parameter_power_up_1.inc
stimuli_power_up_1.inc,
outputs_power_up_meno_nodi.inc
extraction_power_up_1.inc
soa_power_up.inc
file di attivazione del test
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Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
Nanosim®
Operazioni eseguite
Aggiunta di linee di comando per il controllare e bilanciare precisione e velocità del simulatore:
set_acc_limit=100n
set_pwl_limit=200n
Scelta del livello di accuratezza gobale e dei sottoblocchi in esame (vga, adc, test, dta_synth,
lpf, bias e ta)
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Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
HSIM®
Operazioni eseguite
Aggiunta di linee di comando in .cir
.param HSIMOUTPUT=out
.param hsimalloweddv=0.1
.param hsimvdd=2.5
.param hsimanalog=1 hsimtaumax=200n
.param hsimspeed=3
.param hsimrmin=0.09
.hsimparam subckt=rtfe_dt_analog_10_ta_schematic hsimanalog=1.5 hsimspeed=5
.hsimparam subckt=rtfe_dt_analog_10_vga_schematic hsimanalog=1.5 hsimspeed=5
.hsimparam subckt=rtfe_dt_analog_10_adc_schematic hsimanalog=1.5 hsimspeed=5
.hsimparam subckt=rtfe_dt_analog_10_test_schematic hsimanalog=1.5 hsimspeed=5
.hsimparam subckt=rtfe_dt_analog_10_lpf_schematic hsimanalog=1.5 hsimspeed=5
.hsimparam subckt=rtfe_dt_analog_10_bias_schematic hsimanalog=1.5 hsimspeed=5
.hsimparam subckt=rtfe_dt_analog_10_dta_synth_schematich hsimanalog=1.5 hsimspeed=5
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Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
Eldo-Mach®
Operazioni eseguite
Aggiunta di linee di comando in .cir
.option mach_be
.option mach_FloatingBulkAnalog
.partaanalogssubckt=(rtfe_dt_analog_10_vga_schematic,rtfe_dt_analog_10_adc_schematic,rtfe_dt_analog_
10_test_schematic)
.partaanalogssubckt=(rtfe_dt_analog_10_dta_synth_schematic,rtfe_dt_analog_10_bias_schematic)
.partaanalogssubckt=(rtfe_dt_analog_10_lpf_schematic,rtfe_dt_analog_10_ta_schematic)
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Curto Vitaliano
Descrizione del test-case e delle esecuzioni dei tools
ABCD*
Operazioni eseguite
Aggiunta di linee di comando
.OPTION ABCD
.OPTION ABCD
.OPTION ABCD
.OPTION ABCD
.OPTION ABCD
.OPTION ABCD
xtopanalog.xta0 ENGINE=3
xtopanalog.xadc0 ENGINE=3
xtopanalog.lpf2 ENGINE=3
xtopanalog.mra0 ENGINE=3
xtopanalog.vga0 ENGINE=3
xtopanalog.xbias1 ENGINE=3
.option v_supply=2.6
.option bus_size=1000
*Ancora in fase di beta-testing presso STMicroelectronics
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Curto Vitaliano
Risultati e conclusioni
Benchmarking ed errore
Tool Fast-SPICE
Durata della simulazione
Memoria utilizzata
Errore**
HSIM
11.6 ore
1581 Mb
1.618 %
Nanosim
13.4 ore
1620 Mb
0.136 %
Eldo-Mach
circa 65 giorni
?
?
ABCD*
15.6 ore
1170 Mb
0.087 %
*Ancora in fase di beta-testing presso STMicroelectronics
**Valutato in più fasi di simulazione su alcuni valori di corrente (sulle tensioni l’errore è nullo)
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Curto Vitaliano
Risultati e conclusioni
Conclusioni
• Conoscenza della realtà aziendale
• Acquisizione di software dedicati
• Presa visione del canale R/W dell’Hard Disk Drive
• Studio ed analisi approfondita dei tools con opportuno inserimento di opzioni
• Ulteriore sguardo a ciò che sarà la prossima generazione di Fast-SPICE
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Curto Vitaliano
Grazie della cortese attenzione