Calcolatore VHDL
Il progetto vuole simulare il comportamento di un calcolatore dotato di 16X8 bit di
RAM, con 2 bit di codice operativo consentono di scegliere tra quattro operazioni:
-“00” : READ, viene visualizzato in output il contenuto di una delle 16 celle di RAM
-“01” : WRITE, gli 8 bit in ingresso vengono scritti in una cella della memoria
-“10” : SUM, viene visualizzato in output la somma degli 8 bit in ingresso e degli 8 bit
contenuti in una delle celle di memoria
-“11” : SUM & WRITE, la somma degli 8 bit ricevuti in ingresso e degli 8 bit contenuti
in una cella di RAM viene scritta all’interno della cella stessa.
Le operazioni di lettura e scrittura sono entrambe sincrone.
Per fare ciò è necessario innanzitutto decodificare il codice operativo al
presentarsi del fronte positivo del clock, ed in seguito decodificare l’indirizzo della
cella di memoria su cui compiere l’operazione.
SIMULAZIONE BEHAVIORAL
SIMULAZIONE POST-ROUTE
L’output_bus commuta con un ritardo di circa 7 ns rispetto al Clock!