Un Architettura Risc - Pipeline
Il Processore Deluxe - DLX
Processore Deluxe
L’ARCHITETTURA
Microprocessore DLX
Caratteristiche Principali
• HARVARD architecture
L’architettura DLX è una famiglia di processori RISC
• proposta
An easily
instruction
set
nel 1990 decoded
da Hennessy e Patterson
per illustrare
le
funzonalità
di processori
commerciali
della famiglia Risc:
•A
simple
load/store
instruction
set
AMD 29K, DEC 3100, IBM 801,
• Register
Intel i860,File
MIPS,architecture
Motorola 88k, Sun SPARC
• Design for pipelining efficiency
1
Microprocessore DLX
Architettura HARVARD
Memoria
Programmi
C.U.
CPU - DLX
Memoria
Dati
Microprocessore DLX
EASILY DECODED Instruction Set
C.O.
Memoria
Programmi
Address
32bits
Op.1 Op.2
SIMPLE
32bits C.U.
C.U.
CPU - DLX
Memoria
Dati
Dest
Microprocessore DLX
LOAD / STORE Instruction Set
Memoria
Programmi
C.U.
CPU - DLX
Address
32bits
Memoria
Dati
DATA Type
Byte, Half Word, Word
Single, Double
Microprocessore DLX
LOAD / STORE Instruction Set
accessi allineati a 16 bits
Memoria
Programmi
0 1 2 3 4 5 6 7
Address
16
32bits
8
9
10
C.U.
11 12 13 14 15
CPU - DLX
Memoria
Dati
Address
32bitsaccessi non allineati a 16 bits
Indirizzabile
word
modo
allineato
Indirizzabile alla
al Byte
in in
modo
allineato
Microprocessore DLX
Architettura a Registro
Reg. a 32bits
C.U.
CPU - DLX
Special Registers
PC IAR MAR MDR
32bits
CPU a 32bits
Register Contiene
ContieneContiene
ALU
Contiene
l’indirizzo
l’indirizzo
il dato
File
l’indirizzo
in memoria in memoria
prelevato in
in memoria
dell’istruzione
dell’istruzione
memoria o
dell’istruzione
corrente
o del datoilda
dato da
chiamante
la
prelevare
scrivere
oSTORE
in
architettura
32 Registri
da
LOAD
32bits
/
subroutine
da scrivere
memoria
In una
le Istruzioni ALU dialogano con la MEM interna
Microprocessore DLX
Caratteristiche Tecniche
• 32 Registri da 4 Byte General Purpose REGISTER (GPR)
• 32 Registri Floating Point (FGP) Single Precision da 4 Byte
(16 registri Floating Point Double Precision da 8 Byte) CPU a 32bits
• Registri Speciali (PC, IAR, MAR, MDR) da 4 Byte
• Integer data (Byte, Half Word da 2 Byte, Word da 4 Byte)
• Floating point data (Single e Double precision)
Aritmetica
• Architettura LOAD/STORE
Mem. Esterna
• 32 bits di addressing
• Big Endian mode (l’indirizzo punta al bit più significativo)
• Dati indirizzabili al Byte (Byte, Half Word, Word) in modo allineato
• Istruzioni fixed da 4 Byte allineate a 32 bit
• Architettura PIPELINE (istruzioni a 5 fasi operative)
• Architettura HARVARD (memorie differenti per istruzioni e dati)
2
Microprocessore DLX
Architettura
32bits
32bits
32bits
32bits
32bits
32 Reg. 32bits
32bits
32bits
32bits
3
Microprocessore DLX
Architettura
ADD
C.O.
R3
Dest
R1
#5
Op.1
Op.2
32bits
Regs[R3] 32bits
<- Regs[R1] + 5
C.O.
Op.1
Op.2
#5
R1
32bits
32bits
32bits
32bits
R1
32 Reg. 32bits
R3
R3
32bits
32bits
32bits
Dest
3