Circuiti Integrati
Digitali
L’ottica del progettista
Jan M. Rabaey
Anantha Chandrakasan
Borivoje Nikolic
Processo di
fabbricazione
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1
Processo di fabbricazione
Che cos'è un transistor?
Un interruttore
Un Transistor MOS
VGS  V T
|VGS|
Ron
S
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D
Processo di fabbricazione
Il transistor MOS
Polysilicon
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Aluminum
Processo di fabbricazione
Il transistor MOS - tipi e simboli
D
D
G
G
S
S
NMOS Arricchimento NMOS Svuotamento
D
G
G
S
PMOS Arricchimento
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D
B
S
NMOS con
Contatto di Bulk
Processo di fabbricazione
Processo CMOS
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5
Processo di fabbricazione
Un moderno processo CMOS
gate-oxide
TiSi2
AlCu
SiO2
Tungsten
poly
p-well
n+
SiO2
n-well
p+
p-epi
p+
Processo CMOS dual well con isolamento STI (Shallow Trench Isolation)
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6
Processo di fabbricazione
Processo fotolitografico
Maschera
ottica
ossidazione
Rimozione del
fotoresist
Deposizione del
fotoresist
Esposizione
Tipica passo di processo fotolitografico
(da [Fullman]).
Passo di
processo
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risciacquo
Sviluppo del
fotoresist
Attacco chimico
7
Processo di fabbricazione
Esempio: attacco selettivo del SiO2
Attacco chimico a al plasma
Substrato (Si)
Resist indurito
SiO
2
(a) Wafer di silicio
Substrato (Si)
fotoresist
SiO
2
Substrato (Si)
(d) Sviluppo e rimozione del fotoresist;
attacco chimico o al plasma dell’ossido
Resist indurito
SiO
2
(b) Ossidazione e deposizione
dell’ossido di silicio e del fotoresist
Substrato (Si)
Raggi UV
Maschera ottica
(e) Dopo l’attacco chimico
Resist esposto
Substrato (Si)
(c) esposizione
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SiO
2
Substrato (Si)
(f) Risultato finale dopo la rimozione del fotoresist
8
Processo di fabbricazione
Uno sguardo al processo CMOS
Definizione delle regioni attive
Incisione e riempimento delle trincee di isolamento
Impiantazione delle well
Deposizione e sagomatura del polisilicio
Impiantazione delle regioni di source, di drain e dei
contatti di substrato
Scavo dei contatti e via
Deposizione delle piste metalliche
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9
Processo di fabbricazione
Il processo CMOS in dettaglio
p-epi
(a) Materiale di partenza: substrato p+
con uno strato epitassiale p
p+
SiN
34
p-epi
SiO
2
(b) Deposizione dell’ossido di gate
e del nitruro sacrificale
p+
p+
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(c) Attacco al plasma per scavare le
trincee di isolamento usando il negato
della maschera che definisce le
regioni attive
10
Processo di fabbricazione
Il processo CMOS in dettaglio
SiO
2
(d) Riempimento delle trincee,
planarizzazione e rimozione
del nitruro sacrificale
n
p
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(e) Impianto della n-well per
regolare la tensione di soglia
dei PMOS
(f) Impianto della p-well per
regolare la tensione di soglia
dei NMOS
11
Processo di fabbricazione
Il processo CMOS in dettaglio
polisilicio
(g) Deposizione del polisilicio
n+
p+
(h) Impianazione delle regioni di
source e di drain.
Contemporaneamente viene
drogato il polisilicio
SiO
2
(i) Deposizione dell’isolante e scavo
dei contatti
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12
Processo di fabbricazione
Il processo CMOS in dettaglio
Al
(j) Deposizione del primo
strato di alluminio
Al
SiO
2
(k) Deposizione dell’ossido,
scavo delle via e deposizione
del secondo strato di
alluminio
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13
Processo di fabbricazione
Interconnessioni avanzate
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14
Processo di fabbricazione
Interconnessioni avanzate
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15
Processo di fabbricazione
Regole di
layout
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16
Processo di fabbricazione
Visione 3D del MOSFET
Polysilicon
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Aluminum
17
Processo di fabbricazione
Transistor
Layout di un transistor
1
3
2
5
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18
Processo di fabbricazione
Layout dell’invertitore CMOS
In
GND
VD D
A
A’
Out
(a) Layout
A
A’
n
p-substrate
+
n
+
p
Field
Oxide
(b) Cross-Section along A-A’
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19
Processo di fabbricazione
Esempio di circuito CMOS
VDD
VDD
M2
M4
Vout
Vin
M1
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Vout2
M3
20
Processo di fabbricazione
Layout del circuito
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21
Processo di fabbricazione
Regole di layout
Interfaccia tra progettista e ingegnere di
processo
 Linee guida per costruire le maschere del
processo
 Dimensione unitaria: minimo spessore
trasferibile nel silicio
 Regole di layout scalabili o parametriche
 Dimensioni assolute (“micron rules”)

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22
Processo di fabbricazione
Regole di un tipico processo CMOS
Maschera
Colore
Well (p,n)
Giallo
Active Area (n+,p+)
Verde
Select (p+,n+)
Verde
Polysilicon
Rosso
Metal1
Blu
Metal2
Magenta
Contact To Poly
Nero
Contact To Diffusion
Nero
Via
Nero
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Rappresentazione
23
Processo di fabbricazione
Maschere in processo CMOS da 0.25 mm
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24
Processo di fabbricazione
Regole “Intra-Layer”
Same Potential
0
or
6
Well
Different Potential
2
9
Polysilicon
2
10
3
Active
Contact
or Via
Hole
3
2
Select
3
Metal1
2
2
3
4
Metal2
3
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25
Processo di fabbricazione
Via e Contatti
2
4
Via
1
1
5
Metal to
1
Active Contact
Metal to
Poly Contact
3
2
2
2
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26
Processo di fabbricazione
Maschera Select
2
3
Select
2
1
3
3
2
Substrate
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5
Well
27
Processo di fabbricazione
Packaging
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28
Processo di fabbricazione
Caratteristiche di un package
 Elettriche:
bassi valori dei parassiti
 Meccaniche: Affidabile e robusto
 Termiche: efficiente rimozione del
calore
 Economiche: basso costo
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29
Processo di fabbricazione
Tecniche di bonding
Wire Bonding
Substrate
Die
Pad
Lead Frame
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30
Processo di fabbricazione
Tape-Automated Bonding (TAB)
Sprocket
hole
Film + Pattern
Solder Bump
Die
Test
pads
Lead
frame
Substrate
(b) Die attachment using solder bumps.
Polymer film
(a) Polymer Tape with imprinted
wiring pattern.
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31
Processo di fabbricazione
Bonding di tipo Flip-Chip
Die
Solder bumps
Interconnect
layers
Substrate
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32
Processo di fabbricazione
Interconnessione package-scheda
(a) Through-Hole Mounting
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(b) Surface Mount
33
Processo di fabbricazione
Costo di un circuito integrato

costi fissi
 Lavoro e tempo di progettazione,
fabbricazione delle maschere
 Sono sostenuti una sola volta

costi variabili
 Fabbricazione, packaging, test
 Proporzionali al volume di produzione
 Proporzionali all’area del chip
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34
Processo di fabbricazione
Costi fissi
EE141 Integrati Digitali
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35
Processo di fabbricazione
Costo del chip
Singolo chip
Wafer
Dimensione attuale:
30cm
From http://www.amd.com
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36
Processo di fabbricazione
Costo per transistor
costo
(¢ / transistor
1
0.1
Il costo di fabbricazione di un transistor segue la legge di Moore
0.01
0.001
0.0001
0.00001
0.000001
0.0000001
1982
1985
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1988
1991
1994
1997
2000
2003
2006
2009
37
2012
Processo di fabbricazione
Resa
Numero di chip funzionanti per wafer
resa 
 100%
Numero totale di chip su un wafer
Costo del wafer
Costo di 1 chip 
chip per wafer  resa
2
   diametro del wafer/2    diametro del wafer
Chip per wafer 
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area del chip

2  area del chip
38
Processo di fabbricazione
Difetti
difetti per unità di area  area del chip 

resa   1 





 è circa uguale a 3
costo di 1 chip  f (area del chip)4
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39
Processo di fabbricazione
Some Examples (1994)
Chip
Livelli di
intercon.
Dimens.
min.
Costo
Wafer
Difetti/
cm2
Area
mm2
Chip/
wafer
386DX
2
0.90
$900
1.0
43
360
71%
$4
486 DX2
3
0.80
$1200
1.0
81
181
54%
$12
Power PC
601
4
0.80
$1700
1.3
121
115
28%
$53
HP PA 7100
3
0.80
$1300
1.0
196
66
27%
$73
DEC Alpha
3
0.70
$1500
1.2
234
53
19%
$149
Super Sparc
3
0.70
$1700
1.6
256
48
13%
$272
Pentium
3
0.80
$1500
1.5
296
40
9%
$417
EE141 Integrati Digitali
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Resa Costo
chip
40
Processo di fabbricazione