cognome
A
nome
A
B
C
D
2 2 2 2
matricola
I
L
Totale
Descrivere (con meno di 60 parole) cosa accade agli elettroni di canale quando il
dispositivo NMOS opera in regime di “saturazione di velocità”.
Gli elettroni raggiungono una velocità limite che non superano anche se vengono
applicati campi tra source e drain progressivamente più forti. (Questo avviene
perché gli elettroni perdono energia cinetica a causa dell’interazioni con il
reticolo cristallino)
B
Per quale motivo il FANIN dei gates FCMOS deve essere limitato a 4 o 5?
Più il FANIN di un gate in tecnologia FCMOS è grande più transistori in serie
trovo o a PU o a PD e dunque il transistore è più lento. Dunque per avere gate
veloci si limita il FANIN a 4 o 5.
C
Cos’è l’effetto Body? Spiegare in meno di 60 parole.
L’effetto Body è l’effetto che causa la variazione della tensione di soglia nei transistori
MOS attraverso la tensione fra source e bulk (VSB) nel seguente modo:
VT = VT 0 + γ ( | 2Φ F | +VSB − | 2Φ F | )
VTN = VTN 0 + γ n (( Φ N + VSB − Φ N )
in generale; oppure
con
γn > 0
VTN 0 > 0
ΦN > 0
per un NMOS e analogamente per un PMOS
VTP = VTP 0 − γ P (( − Φ P + VSB − − Φ P )
D
con
γp >0
VTP 0 < 0
ΦP < 0
Perché il ritardo di un gate FCMOS non si annulla quando CL=0? Spegare in meno di
60 parole.
A causa delle capacità parassite delle giunzioni di source e drain
I1
I
I2
I3
I4
2 2 2 2
I
Vdd
X
O
Totale
Si assuma VTn=0.5, VTp=-2, Sn=1, Sp=2
1) Si tracci la caratteristica statica Vi-Vx, indicando
le regioni di funzionamento dei transistori sul piano
Vi-Vx. Si indichino tutti i punti in cui almeno uno dei
due transistori cambia regione
2) Si calcolino i valori Vi,Vx nei punti di transizione
3) Si calcoli la soglia logica del primo invertitore
4) Si tracci la caratteristica statica Vi-Vo, nell’ipotesi
che l’invertitore sull’uscita sia IDEALE
Vx=Vi-Vtp
Vx
Vx=Vi
PMOS lin
NMOS sat
III
PMOS sat
NMOS lin
Vdd=3,3V
Vi=0,9V
Vx=Vi-Vtn
|Vtp|
V
I
II
Vdd+Vtp=1,3V
IV
Vtp=-2V
Vtn=0,5V
Vi
Vdd=3,3V
1)
Ho a che fare con una caratteristica statica di un invertitore in cui ho tensioni di soglia
per pmos e nmos non simmetriche. Si faccia riferimento alla figura sopra
NMOS: on per Vgs>Vtn ovvero per Vi>Vtn
Individuo poi la retta che separa zona di saturazione da zona lineare:
Vgs-Vtn =Vds ovvero Vg-Vtn=Vd => Vi-Vtn=Vx è la retta che divide il piano per
l’NMOS nelle due zone di funzionamento.
PMOS: on per Vgs<Vtp ovvero per Vi<Vdd+Vtp
La retta che separa il funzionamento lineare da saturo è:
Vgs-Vtp=Vds ovvero Vi-Vtp=Vx
Zona I: 0V<Vi<Vtn=0,5V
NMOS off (Vgs<Vtn); PMOS lineare (Vx>Vi-Vtp)
I=0 perciò Vds_pmos=0 => Vx=Vdd
Zona II: Vi>Vdd+Vtp=3,3-2=1,3V
PMOS off (Vgs>Vtp); NMOS lineare (Vx<Vi-Vtn)
I=0 perciò Vds_nmos=0 => Vx=0
Zona III: Vi>Vtn e Vx>Vi-Vtp
PMOS on in regione lineare; NMOS on in saturazione (Vx>Vi-Vtn);
I=Inmos_sat=Ipmos_lin
K'
K'
I nmos _ sat = n Sn(VGS − VTN ) 2 = n Sn(Vi − VTN ) 2
2
2
K'p
K'p
2
I pmos _ lin = −
Sp(2(VGS − VTP )VDS − VDS ) = −
Sp(2(Vi − VDD − VTP )(V X − VDD ) − (V X − VDD ) 2 )
2
2
Zona IV: Vi<Vdd+Vtp ma Vx<Vi-Vtn
NMOS lineare; PMOS on saturo (Vx<Vi-Vtp)
I=Inmos_lin=Ipmos_sat
K'
K'
2
2
I nmos _ lin = n Sn(2(VGS − VTN )V DS − V DS ) = n Sn(2(Vi − VTN )V X − V X )
2
2
K'p
K
'
p
I pmos _ sat = −
Sp (VGS − VTP ) 2 = −
Sp (Vi − VDD − VTP ) 2
2
2
Zona V: Vi-Vtn <Vx<Vi-Vtp
NMOS e PMOS entrambi in zona di saturazione
In tale zona avrò un andamento rettilineo.
I=Inmos_sat=Ipmos_sat
K'p
K'p
I pmos _ sat = −
Sp (VGS − VTP ) 2 = −
Sp (Vi − VDD − VTP ) 2
2
2
K 'n
K
'
I nmos _ sat =
Sn(VGS − VTN ) 2 = n Sn(Vi − VTN ) 2
2
2
Dunque:
K'p
K'
I nmos _ sat = n Sn(Vi − VTN ) 2 =
Sp (Vi − VDD − VTP ) 2 = − I pmos _ sat
2
2
Vi − VTN = −(Vi − V DD − VTP )
2Vi = VDD + VTP + VTN
Vi = 0,9V
essendo
Sn = 1 Sp = 2 K ' n = 2 K ' p
Avendo notato questo, e cioè che in pratica ho una caratteristica a gradino, la
soluzione dei punti successivi è automatica.
2) Passaggio Zona I – Zona III Vi=Vtn=0,5 Vx=Vdd=3,3V
Passaggio Zona III – Zona V Vi=0,9V Vx=Vi-Vtp=0,9+2=2,9V
Passaggio Zona V – Zona IV Vi=0,9V Vx=Vi-Vtn=0,9-0,5 =0,4V
Passaggio Zona IV – Zona II Vi=Vdd+Vtp=1,3V Vx=0
3)VLT la trovo nel punto di intersezione della caratteristica statica con la retta a 45
gradi passante per l’origine Vi=Vx. Il punto di intersezione cade nella zona di
saturazione. Per cui Vi=Vx=0,9V
4)L’ingresso che il secondo inverter vede è un ingresso a gradino. Per Vi<0,9 è un
ingresso alto; per Vi>0,9 è un ingresso basso perciò
la caratteristica complessiva Vo/Vi è:
Vo
Vdd
0,9V Vdd
Vi
L
L1 L2 L3 L4
2 2 2 2
VDD
PU
X
PD
O
Totale
Si assuma la capacità di ingresso dell’invertitore CINV=100fF:
1) Si realizzino le reti di PU e PD in modo che la funzione di
uscita sia O=AB’ + A’(C +D’). Sono disponibili gli ingressi
nelle due fasi
2) Si dimensioni la rete di pull up in modo che il ritardo di
caso peggiore (90%) al nodo X sia 1ns
3) Si dimensioni la rete di pull down in modo che il ritardo di
caso peggiore (90%) al nodo X sia 1ns
4) Nell’ipotesi che l’invertitore di uscita abbia un ritardo di
0.5ns, si dimensionino le reti PD e PU in modo che il ritardo
di caso peggiore al punto O sia di 1ns. (Si consideri il
transitorio di PU e PD esaurito al 90%)
1)
O = AB'+ A' (C + D' ) = X
X = AB'+ A' (C + D' ) = AB'+ A' (C + D' ) = AB' ⋅ A' (C + D' ) =
= ( A'+ B) ⋅ ( A + C ' D) =
(1)
= A'A + A' C ' D + BA + BC ' D = A' C ' D + BA + BC ' D =
= C ' D ⋅ ( A'+ B ) + AB
(2)
(3)
(1), (2) e (3) vanno tutte bene.
Per come era impostato l’esercizio è sbagliato se qualcuno ha realizzato a due stadi la
funzione X. La funzione X andava realizzata con un solo stadio, in modo che la
funzione O fosse progettata a due stadi, uno dei quali già assegnato: l’invertitore.
Realizzo ad esempio (1) – vedi figura.
2) Assumo che tutti i transistori della sottorete di Pull Down
siano dimensionati Sn=Wn/Lmin e che tutti quelli della rete di
Pull Up siano dimensionati Sp=Wp/Lmin.
Il dimensionamento può essere fatto attraverso il metodo della
resistenza equivalente oppure attraverso il calcolo del
transitorio o di salita o di discesa e le relazioni fra Sn ed Sp.
I metodo: Calcolo della resistenza equivalente.
In generale:
Req si calcola al solito individuando, per la parte di circuito che
si sta analizzando (Pull-Up o Pull-Down), il cammino peggiore
da alimentazione a uscita, ovvero quello con il maggior numero
di transistori in serie. Calcolo la Req che sarà del tipo Req=αRn
per il PD e Req=βRp per il PU, con α e β pari al numero di
transistori in serie.
Il testo assegna t90%=1nsec. So che t90%=CLReqln10. Dunque
Req
Req
t 90%
t 90%
Rn =
=
Rp =
=
α
α ⋅ ln 10 ⋅ C L
β
β ⋅ ln 10 ⋅ C L
Trovate Rn e Rp so che
Req ,rif
Req , rif
S rif
S rif
Sp =
Sn =
p
Rn
Ad esempio nel compito ho Req,rif=Req(Vgs=|Vdd|,90%,S=1) ovvero è data al 90%
dello Swing Logico (ovvero della massima escursione in salita o discesa) e con
dimensionamento di riferimento S=W/L=1. Ed è pari a 5,39 KΩ per il transistor nchannel, mentre a 10.78 KΩ per il p-channel.
Nel compito, riferendoci al caso (1):
Pull-Down: Req=3Rn Pull-Up: Req=2Rp
Req
t 90%
1 ⋅ 10 −9
10 4
=
=
=
= 1,45 KΩ
Rn =
3
3 ⋅ ln 10 ⋅ C INV 3 ⋅ 2,3 ⋅ 100 ⋅ 10 −15 3 ⋅ 2,3
Rp =
Req
2
=
t 90%
1 ⋅ 10 −9
10 4
=
=
= 2,2 KΩ
2 ⋅ ln 10 ⋅ C INV 2 ⋅ 2,3 ⋅ 100 ⋅ 10 −15 2 ⋅ 2,3
Perciò:
Req , rif
5,39kΩ
Sn =
S rif =
⋅ 1 ≅ 3,7
Rn
1,45kΩ
oppure
Sp =
Req ,rif
p
S rif =
10,78kΩ
⋅ 1 ≅ 4,9
2,2kΩ
Wp ≈ 1,73µm Wn ≈ 1,309µm
II metodo. Uso il transitorio di salita e discesa.
Riconduco il mio circuito (1) ad un invertitore equivalente di caso peggiore (cammino
più lungo ovvero maggior numero di transistor in serie).
Sneq=Sn/3 e Speq=Sp/2. Ho dai dati del problema K’n=2K’p e soglie simmetriche.
Poiché l’esercizio impone che tr = tf = t90% allora ho che
2C L
2C L
2C L
2C
⋅ Fp =
⋅ Fn
ovvero
⋅ F p = ' L ⋅ Fn
'
W peq
Wneq
K p Speq
K n Sneq
K p'
K n'
Lmin
Lmin
poiché siamo nelle condizioni in cui Fn=Fp=F allora si riduce a:
K'
K p' S peq = K n' S neq ⇒ S peq = n' S neq ⇒ S peq = 2 S neq
Kp
Dunque cerco Sneq e da cui ricavo Sn; Speq ed Sp. Mi calcolo F x comodità:
 VTN
1
1  2(V DD − VTN ) − 0.1 ⋅ VDD 
 =
F =
⋅
+ ln
V DD − VTN V DD − VTN 2 
0.1 ⋅ VDD

=
1  0.7 1  2 ⋅ (2.6) − 0.33 
⋅
+ ln
 = ... ≅ 0.62...
0.33
2.6  2.6 2 

t 90% =
2C INV F
2C INV F 2 ⋅ 100 ⋅ 10 −15 ⋅ 0,62
S
⇒
=
=
≅ 1,24
neq
K n' ⋅ S neq
K n' ⋅ t 90% 100 ⋅ 10 −6 ⋅ 1 ⋅ 10 −9
S n = 3S neq = 3,72
S peq = 2 S neq ⇒ S p = 2 S peq = 4 S neq = 4,96
Questi calcoli risolvono sia il punto 2 che il punto 3.
4) In pratica si tratta di rifare gli stessi conti di 2 e 3 con tempo di ritardo assegnato
pari a 1ns-0,5ns=0,5ns che è esattamente la metà del tempo assegnato nei punti 2 e 3.
Poiché c’è proporzionalità inversa fra S e t, questo significa che basta prendere i
risultati di 2 e 3 e moltiplicarli per due:
S n = 2 ⋅ 3,72 = 7,44
Wn = 2,6 µm
S p = 2 ⋅ 4,96 = 9,92
Wp = 3,4 µm
PARAMETRI TECNOLOGICI (Vdd = 3.3 V)
n − channel
VT 0
0.7 V
K'
100 µA/V 2
C ox
3.45 fF/ µm 2
L min
0.35 µm
λ
0
γ
0
R eq (V gs =| V dd |, 90 %, S = 1 ) 5.39 kΩ
p − channel
− 0.7
50 µA/V 2
3.45 fF/ µm 2
0.35 µm
0
0
10.7 8 kΩ