Studenti di Elettronica II e Circuito Digitali LA, vedere A,B,C,D sul retro del foglio!
cognome
A
nome
4
matricola
B
2
C
1
Ci 3
⋅ g 2 ≅ 505,9 fF
u

S peq = α ⋅ S neq 

S neq = Sn2  ⇒ Sp2 = 6Sn2
Sp2 
S peq =

3 
Ci 2 = Cox ⋅ L2 ⋅ Sn2 ⋅ (1 + 6)
Ci 2 =
4
7
g1 = ; g 2 = ; g 3 = 1
3
3
F = 100; B = 1;
28
G = g1 ⋅ g 2 ⋅ g 3 =
9
u = 3 FBG ≅ 6,78
CL
⋅ g 3 ≅ 1,47 pF
u
Ci 3 = Cox ⋅ L2 ⋅ Sn3 ⋅ (1 + α )
Ci 3 =
Sn3 ≅ 1159,42 ⇒ 1160
Sp3 ≅ 2318,84 ⇒ 2319
Sn2 ≅ 173,52 ⇒ 174
Sp2 ≅ 1041,12 ⇒ 1042
1
L
Totale
Ci 2
⋅ g1 ≅ 99,49 fF
u
S peq = α ⋅ S neq 
Sn 
S neq = 1  ⇒ Sp1 = Sn1
2 
S peq = Sp1 
Ci1 = Cox ⋅ L2 ⋅ Sn1 ⋅ (1 + 1)
Ci1 =
Sn1 = Sp1 ≅ 116,02 ⇒ 117
Si calcoli la tensione finale a cui si porta il nodo X
V3=5V
a seguito della chiusura dell’interruttore
V2(0-)=0V
C1 ⋅ Vx ( o − ) + C2 ⋅ Vx ( o − ) = C2 ⋅ Vx ( o + ) + C1 ⋅ (Vx ( o + ) − V3 )
C1
C1 ⋅ Vx ( o − ) + C2 ⋅ Vx ( o − ) = C2 ⋅ Vx ( o + ) + C1 ⋅ (Vx ( o + ) − V3 )
C2
3C1 ⋅ Vx ( o − ) = 3C1 ⋅ Vx ( o + ) − C1V3
Vx ( o + ) =
C
I
Si dimensioni la cascata di gates in figura a
ritardo minimo (CL= 10pF, CL/CIN=100)
A
B
D
3C1 ⋅ Vx ( o − ) + C1V3
3C1
=
3 ⋅ Vx ( o − ) + V3
3
≅ 4,17V
VX(0-)=2,5V
C2= 2 C1
Se prevediamo una riduzione delle dimensioni lineari minime di un MOS di un fattore
0.7 ogni 2 anni, e se oggi un chip contiene 200 ML di transistori, fra quanti anni
potremmo ottenere 1700 ML transistori sullo stesso chip? Motivare la risposta.
Ogni 2 anni la dimensione di un transistor si riduce di un fattore (0,7)2=0,49.
Quindi a parità di dimensioni del chip ogni 2 anni, integriamo un numero di transistor circa 2,04
(=1/0,49) superiore.
Quindi:
1^ generazione (fra 2 anni) = 200 * 2,04 = 408 ML
2^ generazione (fra 4 anni) = 408 * 2,04 = 832 ML
3^ generazione (fra 6 anni) = 832 * 2,04 = 1697 ML ~ 1700 ML
D
Tracciare la struttura di una cella DRAM. Tracciare le forme d’onda corrispondenti
alla lettura della cella (mostrare word lines, bit lines e nodi interni).
A
Se Cin=100fF, Cout=30pF, si dimensionino di transistori degli invertitori in modo da
ottenere un buffer a ritardo minimo.
4
G=
In
Out
30 pF
= 4.162
0.1 pF
C 1 = 0.416 pF = CoxL2 ( Sn1 + Sp1 ) = CoxL2 ( Sn1 +
C 2 = 1.731 pF = CoxL2 ( Sn2 +
B
k n'
Sn1 ); Sn1 = 329 ; Sp1 = 657
k p'
k n'
Sn2 ) ; Sn2 = 1366 ;
k p'
Si calcoli la tensione finale a cui si porta il nodo X
V3=5V
a seguito della chiusura dell’interruttore
V2(0-)=0V
C1 ⋅ Vx ( o − ) + C2 ⋅ Vx ( o − ) = C2 ⋅ Vx ( o + ) + C1 ⋅ (Vx ( o + ) − V3 )
C1
C1 ⋅ Vx ( o − ) + C2 ⋅ Vx ( o − ) = C2 ⋅ Vx ( o + ) + C1 ⋅ (Vx ( o + ) − V3 )
C2
3C1 ⋅ Vx ( o − ) = 3C1 ⋅ Vx ( o + ) − C1V3
Vx ( o + ) =
C
Sp 2 = 2732
3C1 ⋅ Vx ( o − ) + C1V3
3C1
=
3 ⋅ Vx ( o − ) + V3
3
≅ 4,17V
VX(0-)=2,5V
C2= 2 C1
Se prevediamo una riduzione delle dimensioni lineari minime di un MOS di un fattore
0.7 ogni 2 anni, e se oggi un chip contiene 200 ML di transistori, fra quanti anni
potremmo ottenere 1700 ML transistori sullo stesso chip? Motivare la risposta.
Ogni 2 anni la dimensione di un transistor si riduce di un fattore (0,7)2=0,49.
Quindi a parità di dimensioni del chip ogni 2 anni, integriamo un numero di transistor circa
2,04 (=1/0,49) superiore.
Quindi:
1^ generazione (fra 2 anni) = 200 * 2,04 = 408 ML
2^ generazione (fra 4 anni) = 408 * 2,04 = 832 ML
3^ generazione (fra 6 anni) = 832 * 2,04 = 1697 ML ~ 1700 ML
D
Tracciare la struttura di una cella DRAM. Tracciare le forme d’onda corrispondenti
alla lettura della cella (mostrare word lines, bit lines e nodi interni).
I
I1
Si consideri l’invertitore Inv. Ideale con soglia logica Vdd/2
2
Vout
I2
2
I3
2
I4
Totale
2
Vdd
½ Vdd
Vdd
Vdd
Vin
Si assuma VTN=0.7, SN1=3, SN2=1 e si trascuri l’effetto Body (γ=0).
I
Inv
N1
1) Si tracci la caratteristica statica Vi-Vx, indicando le regioni di
funzionamento dei transistori sul pianoVi-Vx. Si indichino tutti i
punti in cui almeno uno dei due transistori cambia regione
2) Si calcolino i valori massimi e minimi della Vx
3) Si calcoli la soglia logica
4) In presenza di effetto Body (γ =0.2, ΦN=0.6), si calcoli il valore
di Vi > 0 per il quale il transistor NMOS si accende
1)
X
N2
Per 0 < VI < VTN :
il transistore N2 è spento, mentre N1 si trova in saturazione al limite dell’interdizione e
VX =VDD-VTN .
Per VTN < VI < VDD/2 :
il transistore N2 entra in saturazione e l’equazione che regola VX è una retta:
I pull −up = I pull − down
Kn2
(VI − VTN )2 = Kn1 (Vdd − VX − VTN )2
2
2
Kn2
(VI − VTN ) = Kn1 (Vdd − VX − VTN )
2
2
VX = −
VX
VDD
VDD-VTN
Kn2
(VI − VTN ) + Vdd − VTN
Kn1
Quindi per VI = VDD/2, VX = 2,05 V
VTN
VDD/2
VDD
VI
Per VI > VDD/2 :
il transistore N1 si spegne (poiché l’invertitore è ideale e commuta portando la sua uscita a
VDD), mentre il transistore N2 rimane in conduzione. Siccome è l’unico ramo attivo, N2 porta
il nodo X direttamente a 0V .
2)
VOH = Vdd-VTN =2,7 V
VOL = 0V
3)
La soglia logica si ha per VLT = Vdd/2=1,65V
4)
Se non viene diversamente specificato il terminale di Bulk per un NMOS è a massa. Poiché
anche il Source di N2 è a massa, il valore di VI per cui il transistor NMOS si accende non
varia e rimane VI > VTN.
L
L1 L2 L3 L4
VDD
2
CK
X
O
PD
CK
2
2
Si assuma la capacità di ingresso dell’invertitore CINV=50fF:
1) Si realizzi la rete del circuito domino in figura in modo che
la funzione di uscita sia O=AC’ + C(A +D’ B’). Sono
disponibili gli ingressi nelle due fasi
2) Si dimensioni la rete PU in modo che il ritardo di caso
peggiore (90%) al nodo X sia 1ns
3) Si dimensioni la rete PD in modo che il ritardo di caso
peggiore (90%) al nodo X sia 2ns
4) Assumendo i ritardi su X dei punti 2 e 3, e CO=500fF, si
dimensionino i transistori dell’invertitore in modo che la
somma dei ritardi di salita e discesa (di caso peggiore)
attraverso l’intero gate domino sia costante e pari a 4 nsec.
Vdd
1) X = AC + C ⋅ ( A + D B ) = AC + C ⋅ ( A + D B ) =
CK
= AC ⋅ C ⋅ ( A + D B ) = ( A + C ) ⋅ [C + ( A + D B)] =
X
= ( A + C ) ⋅ [C + ( A ⋅ D B)] = ( A + C ) ⋅ [C + ( A ⋅ ( D + B))]
A'
Il percorso peggiore a pull-down è composto dal parallelo di 2
NMOS in serie ad altri 3 NMOS
Rpdtot=7/2 Rn
ABCD
0011
Totale
2
O
C
A'
C'
pull-down ON
D
B
CK
2)
Rp =
1ns =
2C INV
0.6211
50 *10 −6 * S p
S p = 1,24 ⇒ 2
Sp =
3)
2C INV
2ns =
100 *10 −6 * Sn
2
7
0.6211 Sn = 1.08 ⇒ 2
4)
t discesa =
2 ⋅ 500 fF
0.6211 + 1n sec = 4n sec
10 − 4 SnINV
SnINV ≅ 2,07 ⇒ 3
t salita =
2 ⋅ 500 fF
0.6211 + 2n sec = 4n sec
50 ⋅10 −6 SpINV
SpINV ≅ 6,21 ⇒ 7
Rn =
Sn =
t90%
≅ 8,7 KΩ
C L ⋅ ln 10
S rif ⋅ Req ,rif
Rp
≅ 1,23 ⇒ 2
2 t90%
≅ 5 KΩ
7 C L ⋅ ln 10
S rif ⋅ Req ,rif
Rn
≅ 1,078 ⇒ 2
t discesa = Rn ⋅ CO ⋅ ln 10 + 1n sec = 4n sec
SnINV =
t salita
S rif ⋅ Req ,rif
≅ 2,066 ⇒ 3
Rn
= Rp ⋅ CO ⋅ ln 10 + 2n sec = 4n sec
SpINV =
S rif ⋅ Req ,rif
Rp
≅ 6,2 ⇒ 7
PARAMETRI TECNOLOGICI (Vdd = 3.3 V)
n − channel
VT 0
0.7 V
K'
100 µA/V 2
C ox
3.45 fF/ µm 2
L min
0.35 µm
λ
0
γ
0
R eq (V gs =| V dd |, 90 %, S = 1 ) 5.39 kΩ
p − channel
− 0.7
50 µA/V 2
3.45 fF/ µm 2
0.35 µm
0
0
10.7 8 kΩ