cognome
A
nome
A
matricola
2
B
C
2
2
D
2
I
L
Totale
Si calcoli il LE di un gate NOR dinamico a 32 ingressi.
α =2
g=
B
2+0 2
=
1+α 3
Si tracci la caratteristica statica (in modo qualitativo) di un Invertitore CMOS
con VTN=-1 e VTP=+1
E’ importante notare che lo swing
logico è limitato.
VOL > 0
VOH < VDD
C
Si scriva la formula del ritardo di Elmore per una cascata di stadi RC
modello a T (vedi figura). Si chiami N il numero di stadi, R la
resistenza per stadio, C la capacità per stadio. Il ritardo è lineare o
quadratico in N?
Il ritardo cresce in modo
quadratico con N
N
N
n =1
n =1
τ elmore = ∑ Cn ⋅ ((n − 1)Rn + 12 Rn ) = ∑ C ⋅
D
(2n − 1) R = R ⋅ C ⋅
2
N
∑
i =1
(2n − 1) =R ⋅ C ⋅ N 2
2
2
Si discutano vantaggi e svantaggi dell’abbassare (in valore assoluto) la tensione di soglia dei
transistori NMOS e PMOS.
Vantaggi:
- I transistori si accendono prima, con conseguente riduzione dei transitori di carica o scarica
- Si può abbassare di conseguenza anche la tensione di alimentazione riducendo in maniera
quadratica il consumo di potenza dinamica
Svantaggi:
- Correnti di sottosoglia non trascurabili anche a transistor spenti (VGS = 0) e conseguente
consumo di potenza statica
I1
I
f = AB + C ( A + D )
1)
2)
I2
2
I3
2
I4
I5
2 2
Totale
Si realizzi la funzione in logica FCMOS (sono disponibili gli ingressi in forma vera e negata)
Si calcoli il tempo di discesa di caso peggiore con CL= 100fF se i transistori NMOS sono a
dimensione minima e dimensionare i PMOS del pull up in modo da avere lo stesso ritardo di
caso peggiore del pull down.
Si realizzi la funzione in logica DOMINO
Si dimensioni il gate DOMINO (inclusivo di invertitore di uscita) a ritardo minimo con
CL=100fF e capacità di ingresso pari a 1/3 di quella del gate CMOS dimensionato al punto 2.
Si calcoli il ritardo del gate DOMINO (inclusivo dell’invertitore di uscita)
3)
4)
5)
1)
2
f = AB + C ( A + D) = A + B + C ( A + D) = A + B + C ( A + D) =
= A ⋅ B ⋅ C ( A + D) = A ⋅ B ⋅ [C + ( A + D)] = A ⋅ B ⋅ (C + AD)
2)
Il percorso che provoca il ritardo maggiore a pull down è quello
composto da 3 transitori pilotati da A, B, e C’. Infatti i transistori
pilotati da A e A’, non sono mai accesi contemporaneamente e
non possono mai attivare il percorso composto da 4 NMOS.
Considerando che Sn=1 :
t 90% = 3 ⋅ Req ,rif ⋅ C L ⋅ ln 10 ≅ 3,72 ns
Il percorso peggiore nella rete di pull up è composto da 2 PMOS
in serie (attivati da C’ e D, oppure da C’ e A’).
Req = 2 Rp
t90% = Req ⋅ C L ⋅ ln10
Rp =
Sp =
t90%
≅ 8,09 KΩ
2 ⋅ C L ⋅ ln10
Req ,rif ⋅ S rif
Rp
≅ 1,33 ⇒ 2
3)
f = AB + C ( A + D) = A + B + C ( A + D)
o = A + B + C ( A + D)
4)
CinFCMOS = Cox ⋅ L2 ⋅ ( Sn + Sp ) = 0,423 ⋅ 3 ≅ 1,27 fF
CinDOMINO = 0,423 fF
g DOMINO =
3+ 0
=1
1+α
g NOT = 1
F=
CL
≅ 236,41
CinDOMINO
u = FGB = 236,41 ≅ 15,38
CL
⋅ g ⋅ b ≅ 6,5 fF
u
= Cox ⋅ L2 ⋅ Sn(1 + α )
Cin NOT =
Cin NOT
SnNOT ≅ 5,12 ⇒ 6 Sp NOT ≅ 10,25 ⇒ 11
Cin DOMINO = 0,423 fF
Cin DOMINO = Cox ⋅ L2 ⋅ Sn
Sn = 1
5)
Il ritardo del gate Domino è dato dalla somma del tempo di discesa del gate dinamico più il tempo
di salita dell’invertitore
t90% DOMINO = t 90% DINAMICO + t90% NOT
t90% DINAMICO = 3 ⋅ Req ,rif ⋅ Cin NOT ⋅ ln10 ≅ 0,24ns
t90% NOT = Rp ⋅ C L ⋅ ln10 =
Req ,rif
Sp
⋅ C L ⋅ ln10 ≅ 0,23ns
t90% DOMINO ≅ 0,47ns
Oppure, sapendo che tp0 è il tempo che impiega un gate a pilotare un carico pari alla sua capacità
di ingresso:
t90% = n ⋅ u ⋅ tp0
tp0 = 3 ⋅ Req ,rif ⋅ CinDOMINO ⋅ ln 10 ≅ 15,75 ps
t90% = n ⋅ u ⋅ tp0 ≅ 0,48ns
L1 L2 L3
L
2
A
B
A
O
C
2
2
Totale
Con riferimento al circuito in figura
1) Si determini il valore logico dell’uscita per tutti i valori logici
degli ingressi. Si usi il simbolo H per configurazioni in cui l’uscita
risulta flottante (in caso ve ne siano).
2) Utilizzando valori di resistenze equivalenti RPU= 25KΩ (Req del
singolo NMOS in pull up) e RPD=5KΩ (Req del singolo NMOS in
pull down), e assumendo CO=100fF, si determini il ritardo di caso
peggiore.
3) Il circuito ha un comportamento sequenziale? Se sì, si tratta di un
circuito sequenziale statico o dinamico? Si motivi la risposta (in
meno di 60 parole)
1)
A
B
O
0
0
H
0
1
C
1
0
0
1
1
0
2)
Il ritardo di caso peggiore è quello impiegato nel portare O alto se A=0, B=1, C=1. In queste
condizioni si ha una carica del nodo attraverso una serie di 2 NMOS.
t90% = 2 ⋅ RPU ⋅ C L ⋅ ln10 ≅ 11,51ns
3)
Il circuito ha un comportamento sequenziale perché l’informazione può essere immagazzinata in un
nodo capacitivo presente fra i due NMOS in serie, attraverso il transistore pilotato da B, ed essere
letta in seguito attraverso il transistore pilotato da A’. Il circuito è dinamico perché l’informazione
risiede sotto forma di carica in un nodo flottante, che è soggetto a perdite dovute a correnti
parassite.
PARAMETRI TECNOLOGICI (Vdd = 3.3 V)
n − channel
VT 0
0.7 V
K'
100 µA/V 2
C ox
3.45 fF/ µm 2
L min
0.35 µm
λ
0
γ
0
R eq (V gs =| V dd |, 90 %, S = 1 ) 5.39 kΩ
p − channel
− 0.7
50 µA/V 2
3.45 fF/ µm 2
0.35 µm
0
0
10.7 8 kΩ